特許

J-GLOBAL ID：201503030281414746

半導体装置

発明者： 丸本 隆之
出願人/特許権者： マイクロン テクノロジー, インク.
代理人 (4件)： 鷲頭 光宏 ,  緒方 和文 ,  黒瀬 泰之 ,  三谷 拓也
公報種別：公開公報
出願番号（国際出願番号）：特願2013-218787
公開番号（公開出願番号）：特開2015-082709
出願日： 2013年10月22日
公開日（公表日）： 2015年04月27日
要約：

【課題】半導体装置の使用環境下において、入力回路の入力論理しきい値に生ずる変動を低減する。【解決手段】半導体装置は、第1のカウンタクロック信号CCLK1を生成するNMOSリングオシレータ35と、第2のカウンタクロック信号CCLK2を生成するPMOSリングオシレータ36と、第1のカウンタクロック信号CCLK1に応じてカウント値をカウントアップし、第2のカウンタクロック信号CCLK2に応じて当該カウント値をカウントダウンし、当該カウント値に基づいた調整信号Count<2:0>を生成するカウンタ回路38と、調整信号Count<2:0>に応じて入力論理しきい値を調整可能に構成された入力回路40とを備える。【選択図】図2

請求項（抜粋）：

第1のカウンタクロック信号を生成する第1のオシレーション回路と、 第2のカウンタクロック信号を生成する第2のオシレーション回路と、 前記第1のカウンタクロック信号に応じてカウント値をカウントアップし、前記第2のカウンタクロック信号に応じて当該カウント値をカウントダウンし、当該カウント値に基づいた調整信号を生成するカウンタ回路と、 前記調整信号に応じて入力論理しきい値を調整可能に構成された入力回路と を備えることを特徴とする半導体装置。

IPC (9件)：

H03K 3/03 ,  H03K 19/017 ,  H03K 3/354 ,  H01L 21/320 ,  H01L 21/768 ,  H01L 23/522 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18

FI (6件)：

H03K3/03 ,  H03K19/00 101K ,  H03K3/354 B ,  H01L21/88 T ,  H01L21/88 J ,  H01L25/08 C

Fターム (29件)：

5F033HH07 ,  5F033HH08 ,  5F033HH11 ,  5F033HH13 ,  5F033HH19 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ19 ,  5F033KK08 ,  5F033KK11 ,  5F033KK19 ,  5F033MM30 ,  5F033PP33 ,  5F033QQ37 ,  5F033RR04 ,  5F033RR06 ,  5F033RR22 ,  5F033TT02 ,  5F033TT04 ,  5F033TT07 ,  5F033VV07 ,  5J043AA01 ,  5J043LL01 ,  5J056AA01 ,  5J056BB28 ,  5J056DD13 ,  5J056DD29 ,  5J056FF10 ,  5J056GG05