スーパージャンクション構造の縦型MOSFETを有する半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：特許業務法人ゆうあい特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願2012-268413
公開番号（公開出願番号）：特開2014-116410
特許番号：特許第5724997号
出願日： 2012年12月07日
公開日（公表日）： 2014年06月26日
請求項（抜粋）：

【請求項1】半導体材料で構成された基板(11)の表面(11a)側に、第1導電型の第1半導体層(12)が形成されると共に該第1半導体層(12)の上に第2導電型の第2半導体層(13)が形成された半導体基板(10)を用意する工程と、前記第2半導体層の上にマスク(14)を配置し、該マスクを用いて前記第2半導体層および前記第1半導体層をエッチングすることで、前記第2半導体層を貫通して前記第1半導体層に達するトレンチ(15)を形成する工程と、前記マスクのうちの少なくとも前記トレンチの周辺に位置している部分を除去したのち、前記トレンチ内を埋め込みつつ前記第2半導体層の上に、第2導電型の第3半導体層(16)をエピタキシャル成長させる工程と、前記第3半導体層を平坦化研磨し、前記第3半導体層を前記トレンチに残しつつ前記第2半導体層を露出させ、前記トレンチ内に残された前記第3半導体層による第2導電型カラムと前記第1半導体層による第1導電型カラムとが交互に繰り返されたPNカラムを有するスーパージャンクション構造を形成する工程と、前記スーパージャンクション構造の上に、第2導電型のチャネル層(17)と該チャネル層に接する第1導電型のソース領域(18)を形成すると共に、前記チャネル層の表面にゲート絶縁膜(22)を介してゲート電極(23)を形成し、さらに前記半導体基板の表面側に前記ソース領域に電気的に接続されるソース電極(25)を形成すると共に、前記半導体基板の裏面側に前記基板の裏面に接続されるドレイン電極(26)を形成することで縦型MOSFETを形成する工程と、を含んでいることを特徴とするスーパージャンクション構造の縦型MOSFETを有する半導体装置の製造方法。

IPC (3件)：

H01L 29/78 ( 200 6.01) , H01L 21/336 ( 200 6.01) , H01L 29/06 ( 200 6.01)

FI (9件)：

H01L 29/78 652 H , H01L 29/78 658 G , H01L 29/78 658 F , H01L 29/78 652 P , H01L 29/78 652 C , H01L 29/78 652 J , H01L 29/78 653 A , H01L 29/06 301 D , H01L 29/06 301 V

引用特許：

出願人引用 (5件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願2008-291211 出願人：富士電機システムズ株式会社
半導体素子の製造方法
公報種別：公開公報出願番号：特願2009-000935 出願人：信越半導体株式会社
半導体装置
公報種別：公開公報出願番号：特願2010-081905 出願人：ルネサスエレクトロニクス株式会社

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審査官引用 (5件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願2008-291211 出願人：富士電機システムズ株式会社
半導体素子の製造方法
公報種別：公開公報出願番号：特願2009-000935 出願人：信越半導体株式会社
半導体装置
公報種別：公開公報出願番号：特願2010-081905 出願人：ルネサスエレクトロニクス株式会社

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