特許
J-GLOBAL ID：201503038144458273
抵抗変化型不揮発性記憶装置及びその書き込み方法
発明者：
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出願人/特許権者：
代理人 (1件)：
新居 広守
公報種別：再公表公報
出願番号（国際出願番号）：JP2012007569
公開番号（公開出願番号）：WO2013-080511
出願日： 2012年11月26日
公開日（公表日）： 2013年06月06日
要約：
書き込み速度改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みを実現する抵抗変化型不揮発性記憶装置を提供する。 その抵抗変化型不揮発性記憶装置は、複数のビット線、複数のワード線、複数のメモリセル、第1の書き込み回路(例えば、60-0)、第2の書き込み回路(例えば、60-k-1)、第1の選択回路(例えば、S0_0)、第2の選択回路(例えば、S0_k-1)、及び、ワード線駆動回路(40-1)を備え、第1の選択回路内のトランジスタ(例えば、TS0_0_0〜TS0_0_m-1)のオン抵抗値は、第2の選択回路内のトランジスタ(例えば、TS0_k-1_0〜TS0_k-1_m-1)のオン抵抗値よりも大きい。
請求項（抜粋）：
複数のビット線と、
前記複数のビット線と交差する複数のワード線と、
前記複数のビット線と前記複数のワード線との交点に配置された、少なくとも抵抗変化素子を含んで構成され、第1の抵抗状態及び第2の抵抗状態の少なくとも二つの抵抗状態を可逆的に変化する複数のメモリセルと、
前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも1つのビット線である第1のビット線に接続されたメモリセルの集まりを第1のメモリセルアレイ単位としたときに、前記第1のビット線に書き込み電圧を印加する第1の書き込み回路と、
前記複数のメモリセルのうち、前記複数のビット線のうちの前記第1のビット線とは異なる少なくとも1つのビット線である第2のビット線に接続されたメモリセルの集まりを第2のメモリセルアレイ単位としたときに、前記第2のビット線に書き込み電圧を印加する第2の書き込み回路と、
前記第1の書き込み回路と前記第1のビット線のうちの少なくとも1つとを接続又は非接続にする第1の選択回路と、
前記第2の書き込み回路と前記第2のビット線のうちの少なくとも1つとを接続又は非接続にする第2の選択回路と、
前記複数のワード線を選択的に駆動する第1のワード線駆動回路とを備え、
前記複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれ、
前記第1及び第2の書き込み回路は、それぞれ、前記第1及び第2のビット線に対して同時に書き込み電圧を印加し、
前記第1及び第2の書き込み回路によって同時に書き込みが行われる複数のメモリセルの書き込み単位には、同じワード線上に前記データ記憶を目的とするメモリセルと前記データ記憶を目的としないメモリセルとが含まれ、
前記第1のワード線駆動回路に対して、前記第1のメモリセルアレイ単位が、前記第2のメモリセルアレイ単位よりも近くに配置され、
前記第1の選択回路が前記第1の書き込み回路と前記第1のビット線とを接続しているときにおける前記第1の選択回路の抵抗値である第1のオン抵抗値は、前記第2の選択回路が前記第2の書き込み回路と前記第2のビット線とを接続しているときにおける前記第2の選択回路の抵抗値である第2のオン抵抗値よりも大きい
抵抗変化型不揮発性記憶装置。
IPC (1件)：
FI (3件)：
G11C13/00 150
, G11C13/00 110R
, G11C13/00 120A
