特許
J-GLOBAL ID：201503046817419391
半導体集積回路、及び、半導体集積回路の試験方法
発明者：
出願人/特許権者：
代理人 (3件)：
伊東 忠重
, 伊東 忠彦
, 山口 昭則
公報種別：公開公報
出願番号（国際出願番号）：特願2013-236154
公開番号（公開出願番号）：特開2015-095271
出願日： 2013年11月14日
公開日（公表日）： 2015年05月18日
要約：
【課題】安定的に高速試験を行える半導体集積回路、及び、半導体集積回路の試験方法を提供する。【解決手段】半導体集積回路は、複数のビットセルを有するメモリと、クロック生成回路が外部クロックに基づいて生成する高速クロックの周波数が所定周波数よりも低い場合に、通常の試験モードから他の試験モードに切り替える切替信号を出力する周波数検出回路とを含み、メモリは、高速クロックの周波数が所定周波数よりも低い場合に、外部クロックに同期した内部クロックを生成する内部クロック生成回路と、内部クロックに基づいてビットセルにデータを書き込む書き込み部と、内部クロックを所定の高周波数の1周期分遅延させた遅延クロックを生成する遅延クロック生成回路と、内部クロックと遅延クロックとが入力され、切替信号に基づいて遅延クロックを選択する第1選択回路と、遅延クロックに基づいてビットセルのデータを読み出す読み出し部とを有する。【選択図】図1
請求項（抜粋）：
複数のビットセルを有するメモリと、
クロック生成回路が外部クロックに基づいて生成する高速クロックの周波数が所定の周波数よりも低い場合に、試験モードを通常の第1試験モードから第2試験モードに切り替える切替信号を出力する周波数検出回路と
を含み、
前記メモリは、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記外部クロックに同期した内部クロックを生成する内部クロック生成回路と、
前記内部クロックに基づいて前記ビットセルにデータを書き込む書き込み部と、
前記内部クロックを所定の高周波数の1周期分遅延させた遅延クロックを生成する遅延クロック生成回路と、
前記内部クロックと前記遅延クロックとが入力され、前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記切替信号に基づいて前記遅延クロックを選択する第1選択回路と、
前記高速クロックの周波数が前記所定の周波数よりも低い場合に、前記遅延クロックに基づいて前記ビットセルのデータを読み出す読み出し部と
を有する、半導体集積回路。
IPC (2件)：
FI (2件)：
G11C29/00 671T
, G11C29/00 671B
5L106AA02
, 5L106DD11
, 5L106EE02
