向上した低電圧書込み速度ビットセル

発明者： , ,
出願人/特許権者：
代理人 (2件)：村山靖彦 , 黒田晋平
公報種別：公表公報
出願番号（国際出願番号）：特願2014-553537
公開番号（公開出願番号）：特表2015-504228
出願日： 2013年01月23日
公開日（公表日）： 2015年02月05日
要約：

低電圧CPUにおいて、電力を低減するための最良の方法は、供給電圧を低減することである。ほとんどの低電圧メモリアレイは、低電圧で動作するために、読出し安定性の耐性を有する8Tセルを使用する。本開示の一実施形態は、書込みワード線(WWL)がいつ立ち上がるかを決定する。WWLが立ち上がったことを決定が示す場合、複数のPチャネル電界効果トランジスタ(pFET)のうちの少なくとも1つが電圧源から切断され、Nチャネル電界効果トランジスタ(nFET)パスゲートトランジスタのうちの少なくとも1つが開かれる。

請求項（抜粋）：

ソースおよびドレインを有する第1のpFETと、ソースおよびドレインを有する第2のpFETと、第1の端子、および前記第1のpFETの前記ドレインに接続された第2の端子を有する第1のパスゲートトランジスタと、第1の端子、および前記第2のpFETの前記ドレインに接続された第2の端子を有する第2のパスゲートトランジスタとを備えるビットセルと、前記第1および第2のパスゲートトランジスタの前記第1の端子に接続された出力ポートを有するドライバと、前記ドライバの前記出力ポートに接続されたゲートを有し、前記第1のpFETの前記ソースおよび前記第2のpFETの前記ソースに接続されたドレインを有するヘッダpFETとを備える、装置。

IPC (2件)：

G11C 11/412 , G11C 11/413

FI (3件)：

G11C11/40 301 , G11C11/34 A , G11C11/34 K

Fターム (4件)：

5B015HH03 , 5B015JJ02 , 5B015KA09 , 5B015KA13

引用特許：

出願人引用 (6件)

特開昭58-122693
特開平2-108297
メモリセルおよびメモリセルの安定化方法
公報種別：公開公報出願番号：特願2006-010000 出願人：株式会社東芝

全件表示

審査官引用 (8件)

特開昭58-122693
特開昭58-122693
特開平2-108297

全件表示

前のページに戻る