特許

J-GLOBAL ID：201503060185212640

半導体装置

発明者： 吹上 貴彦
出願人/特許権者： マイクロン テクノロジー, インク.
代理人 (3件)： 加藤 朝道 ,  内田 潔人 ,  青木 充
公報種別：公開公報
出願番号（国際出願番号）：特願2013-176508
公開番号（公開出願番号）：特開2015-046207
出願日： 2013年08月28日
公開日（公表日）： 2015年03月12日
要約：

【課題】半導体装置がSiPやPoP等の制御チップと一体化された後でも、連続するカラムアクセスのテストを通常動作時に近い速い速度でテストすること。【解決手段】半導体装置は、複数のビット線を含むメモリセルアレイと、第1アドレス情報を保持する第1アドレスラッチ部と、第2アドレス情報を保持する第2アドレスラッチ部と、第1および第2のアドレスラッチ部に接続されるとともに、第1制御端子に第1選択信号が供給され、第1選択信号が第1論理レベルのときに第1アドレス情報を出力し、第1選択信号が第2論理レベルのときに第2アドレス情報を出力する第1選択回路と、第1選択回路から出力された第1または第2アドレス情報に応じて複数のビット線のうちの1または複数本のビット線を選択するデコーダ回路と、を備える。【選択図】図3

請求項（抜粋）：

複数のビット線を含むメモリセルアレイと、 第1アドレス情報を保持する第1アドレスラッチ部と、 第2アドレス情報を保持する第2アドレスラッチ部と、 前記第1および第2のアドレスラッチ部に接続されるとともに、第1制御端子に第1選択信号が供給され、前記第1選択信号が第1論理レベルのときに前記第1アドレス情報を出力し、前記第1選択信号が第2論理レベルのときに前記第2アドレス情報を出力する第1選択回路と、 前記第1選択回路から出力された前記第1または第2アドレス情報に応じて前記複数のビット線のうちの1または複数本のビット線を選択するデコーダ回路と、を備える、半導体装置。

IPC (3件)：

G11C 29/12 ,  G11C 11/401 ,  G11C 11/407

FI (4件)：

G11C29/00 671Z ,  G11C11/34 371A ,  G11C29/00 675L ,  G11C11/34 362T

Fターム (28件)：

5L106AA01 ,  5L106DD11 ,  5L106DD22 ,  5L106DD26 ,  5L106DD32 ,  5L106FF04 ,  5L106FF05 ,  5L106GG05 ,  5M024AA50 ,  5M024BB05 ,  5M024BB09 ,  5M024BB27 ,  5M024BB33 ,  5M024BB35 ,  5M024BB36 ,  5M024BB40 ,  5M024CC22 ,  5M024CC92 ,  5M024CC96 ,  5M024DD33 ,  5M024DD39 ,  5M024DD82 ,  5M024JJ56 ,  5M024KK35 ,  5M024MM04 ,  5M024PP01 ,  5M024PP07 ,  5M024QQ02