特許

J-GLOBAL ID：201503078180282604

演算処理装置及び演算処理装置の制御方法

発明者： 白髭 祐治
出願人/特許権者： 富士通株式会社
代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2013-169492
公開番号（公開出願番号）：特開2015-038687
出願日： 2013年08月19日
公開日（公表日）： 2015年02月26日
要約：

【課題】マルチスレッドの演算処理装置において、デッドロックを発生させることなく、CAS命令の同時実行を可能にする。【解決手段】アドレスがロックされている旨を示すロック情報とロックアドレスとをスレッド毎に保持し、命令に応じた処理を複数のスレッド毎に要求する命令制御部からリクエストを受ける一次キャッシュコントローラが、CAS命令の実行が要求された場合、そのCAS命令のアクセス対象アドレスが、ロック情報が保持されているスレッドのロックアドレスと異なるとき、CAS命令に含まれる複数の処理を実行するとともに、また、複数のスレッドのいずれかのスレッドのロック情報が保持されている場合に、ロック情報が保持されていないスレッドのキャッシュメモリへのストア処理の実行を抑止する。【選択図】図2

請求項（抜粋）：

データを保持するキャッシュメモリと、 命令に応じた処理を複数のスレッド毎に要求する命令制御部と、 各スレッドに対応付けてアドレスがロックされている旨を示すロック情報とロック対象のアドレスとを前記複数のスレッド毎に保持するアドレス保持部と、 前記キャッシュメモリへのアクセスを含む複数の処理を不可分に実行するアトミック命令の実行が前記命令制御部から要求された場合、要求された前記アトミック命令のアクセス対象のアドレスが、前記アドレス保持部にロック情報が保持されたスレッドのロック対象アドレスと異なるとき、前記アトミック命令に含まれる複数の処理を実行するとともに、前記アドレス保持部に前記複数のスレッドのいずれかのスレッドのロック情報が保持されている場合、前記アドレス保持部にロック情報が保持されていないスレッドの前記キャッシュメモリへのストア処理の実行を抑止するキャッシュ制御部とを有することを特徴とする演算処理装置。

IPC (2件)：

G06F 9/52 ,  G06F 12/08

FI (3件)：

G06F9/46 472A ,  G06F12/08 565 ,  G06F12/08 519E

Fターム (5件)：

5B005KK23 ,  5B005MM01 ,  5B005NN75 ,  5B005PP28 ,  5B005UU32