特許

J-GLOBAL ID：201503078376951997

再構成可能な半導体集積回路および電子機器

発明者： 小田 聖翔
出願人/特許権者： 株式会社東芝
代理人 (2件)： 酒井 宏明 ,  宮田 英毅
公報種別：公開公報
出願番号（国際出願番号）：特願2013-194569
公開番号（公開出願番号）：特開2015-061238
出願日： 2013年09月19日
公開日（公表日）： 2015年03月30日
要約：

【課題】FPGAにおいて、コンフィギュレーションメモリの不良を回避可能とする。【解決手段】第1の実施形態の再構成可能な半導体集積回路は、複数のメモリと、複数のメモリが並列に接続され、複数のメモリのデータ出力に応じて論理が決定されるロジック回路とを備える。信号出力部は、複数のメモリ毎に、ロジック回路に対するデータ出力を行う選択信号と、データ出力を閉じる非選択信号とのうち一方を出力する複数の出力端を備え、複数の出力端を巡回して選択信号および非選択信号を出力する。スイッチ部は、複数の出力端のうち第1出力端と、第1出力端に対して少なくとも1の出力端を飛ばして巡回される第2出力端との間の経路の開閉を決定する。【選択図】図5

請求項（抜粋）：

複数のメモリと、 前記複数のメモリが並列に接続され、前記複数のメモリのデータ出力に応じて論理が決定されるロジック回路と、 前記複数のメモリ毎に、前記ロジック回路に対する前記データ出力を行う選択信号と、前記ロジック回路に対する前記データ出力を閉じる非選択信号とのうち一方を出力する複数の出力端を備え、前記複数の出力端を巡回して前記選択信号および前記非選択信号を出力する信号出力部と、 前記複数の出力端のうち第1出力端と、該第1出力端に対して少なくとも1の出力端を飛ばして巡回される第2出力端との間の経路の開閉を決定するスイッチ部と を有する ことを特徴とする再構成可能な半導体集積回路。

IPC (2件)：

H03K 19/173 ,  H01L 21/82

FI (3件)：

H03K19/173 101 ,  H01L21/82 A ,  H01L21/82 R

Fターム (20件)：

5F064AA08 ,  5F064BB07 ,  5F064BB09 ,  5F064BB12 ,  5F064BB18 ,  5F064BB19 ,  5F064BB26 ,  5F064BB37 ,  5F064CC12 ,  5F064FF02 ,  5F064FF04 ,  5F064FF21 ,  5F064FF23 ,  5F064FF28 ,  5F064FF36 ,  5F064FF45 ,  5J042BA01 ,  5J042CA20 ,  5J042DA04 ,  5J042DA05