特許

J-GLOBAL ID：201503080138893843

実装構造およびその製造方法

発明者： 櫻井 大輔 ,  後川 和也 ,  萩原 清己
出願人/特許権者： パナソニック株式会社
代理人 (1件)： 特許業務法人森本国際特許事務所
公報種別：再公表公報
出願番号（国際出願番号）：JP2012005026
公開番号（公開出願番号）：WO2013-038594
出願日： 2012年08月08日
公開日（公表日）： 2013年03月21日
要約：

脆弱膜を有する半導体チップ等の電子部品が回路基板等の基板に実装された実装構造において、接続信頼性を高めることができる実装構造を提供する。電子部品(1)の電極端子(4)と基板(2)の電極端子(5)とを接続する接合部が、合金(8)とその合金(8)よりも低弾性率の金属(9)とを含み、かつ、合金(8)が低弾性率の金属(9)で囲まれた断面構造を持つ。

請求項（抜粋）：

複数個の第1電極端子を有する電子部品と、 複数個の第2電極端子を有する基板と、 合金と前記合金よりも低弾性率の金属とを含み前記合金が前記低弾性率の金属で囲まれた断面構造を持ち前記第1電極端子と前記第2電極端子とを接続する接合部と、 を備えた実装構造。

IPC (1件)：

H01L 21/60

FI (1件)：

H01L21/60 311S

Fターム (8件)：

5F044KK01 ,  5F044KK17 ,  5F044KK18 ,  5F044KK19 ,  5F044LL01 ,  5F044QQ02 ,  5F044QQ03 ,  5F044QQ04