特許
J-GLOBAL ID：201503083481571451
CDR回路、および、シリアル通信インターフェイス回路
発明者：
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出願人/特許権者：
代理人 (4件)：
勝沼 宏仁
, 関根 毅
, 赤岡 明
, 出口 智也
公報種別：公開公報
出願番号（国際出願番号）：特願2013-216721
公開番号（公開出願番号）：特開2015-080113
出願日： 2013年10月17日
公開日（公表日）： 2015年04月23日
要約：
【課題】リカバリデータ信号とリカバリクロック信号を所定の位相関係に制御することが可能なCDR回路を提供する。【解決手段】CDR回路100は、第1ないし第2のデータ用遅延セルID1、ID2を備える。CDR回路100は、第1ないし第4の発振用遅延セルIC1、IC2、IC3、IC4を備える。CDR回路100は、第2のデータ信号d2をリカバリデータ信号Doutとしてデータ出力端子TDoutから出力する。CDR回路100は、発振クロック信号a0をリカバリクロック信号RCKとしてクロック出力端子TRCKから出力する。【選択図】図1
請求項（抜粋）：
受信データ信号が入力され、前記受信データ信号を遅延させた第1のデータ信号を出力する第1のデータ用遅延セルと、
前記第1のデータ信号が入力され、前記第1のデータ信号を遅延させた第2のデータ信号を出力する第2のデータ用遅延セルと、
発振クロック信号が入力され、前記発振クロック信号を遅延させた第1のクロック信号を出力するものであり、前記受信データ信号の論理が第1の論理である場合には、前記第1のクロック信号の論理を、前記発振クロック信号の論理と同じ論理に設定し、一方、前記受信データ信号の論理が前記第1の論理を反転させた第2の論理である場合には、前記第1のクロック信号の論理を、前記発振クロック信号の論理を反転させた論理に設定する第1の発振用遅延セルと、
前記第1のクロック信号が入力され、前記第1のクロック信号を遅延させた第2のクロック信号を出力するものであり、前記第1のデータ信号の論理が前記第2の論理である場合には、前記第2のクロック信号の論理を、前記第1のクロック信号の論理と同じ論理に設定し、一方、前記第1のデータ信号の論理が前記第1の論理である場合には、前記第2のクロック信号の論理を、前記第1のクロック信号の論理を反転させた論理に設定する第2の発振用遅延セルと、
前記第2のクロック信号が入力され、前記第2のクロック信号を遅延させた第3のクロック信号を出力する第3の発振用遅延セルと、
前記第3のクロック信号が入力され、前記第3のクロック信号を遅延させ且つ前記第3のクロック信号の論理を反転した論理の第4のクロック信号を前記発振クロック信号として出力する第4の発振用遅延セルと、を備え、
前記第2のデータ信号をリカバリデータ信号としてデータ出力端子から出力し、
前記発振クロック信号をリカバリクロック信号としてクロック出力端子から出力することを特徴とするCDR回路。
IPC (1件)：
FI (1件)：
Fターム (3件)：
5K047AA03
, 5K047GG45
, 5K047MM36
