特許

J-GLOBAL ID：201503092625915079

インターフェース回路

発明者： 志津木 康
出願人/特許権者： 株式会社東芝
代理人 (4件)： 勝沼 宏仁 ,  関根 毅 ,  赤岡 明 ,  出口 智也
公報種別：公開公報
出願番号（国際出願番号）：特願2013-189106
公開番号（公開出願番号）：特開2015-056777
出願日： 2013年09月12日
公開日（公表日）： 2015年03月23日
要約：

【課題】データバス信号とデータストローブ信号間のタイミングマージンを確保することが可能なインターフェース回路を提供する。【解決手段】インターフェース回路は、基準クロック信号を出力するPLL回路を備える。インターフェース回路は、前記基準クロック信号が入力され、第1の制御クロック信号を出力する第1のクロックツリーを備える。インターフェース回路は、前記第1の制御クロック信号および入力データ信号が入力されるデータ回路を備える。インターフェース回路は、データ回路の出力信号に基づいて、出力データ信号およびデータストローブ信号を出力する。【選択図】図1

請求項（抜粋）：

信号を変換するインターフェース回路であって、 基準クロック信号を出力するPLL回路と、 前記基準クロック信号が入力され、第1の制御クロック信号を出力する第1のクロックツリーと、 前記第1の制御クロック信号および入力データ信号が入力されるデータ回路と、を備え、 前記データ回路は、 前記第1の制御クロック信号が入力され、前記第1の制御クロック信号を分周することにより、前記入力データ信号と周波数が同じであり且つ位相が互いに異なる複数の分周クロック信号を出力するクロック分周器と、 前記複数の分周クロック信号が入力され、第1の切替信号に応じて、前記複数の分周クロック信号のうちの何れか1つを選択した信号を第1の選択信号として出力する第1のマルチプレクサと、 前記第1の選択信号が入力され、前記第1の選択信号の位相を遅延させた遅延信号を出力するDLL回路と、 前記第1の選択信号と前記遅延信号とが入力され、第2の切替信号に応じて、前記第1の選択信号と前記遅延信号のうちの何れか1つを選択した信号を第2の選択信号として出力する第2のマルチプレクサと、 前記第2の選択信号が入力され、第2の制御クロック信号を出力する第2のクロックツリーと、 前記複数の分周クロック信号のうち、前記基準クロック信号と位相が同じ第1の分周クロック信号が入力され、第3の制御クロック信号を第1の出力端子に出力する第3のクロックツリーと、 前記入力データ信号と前記第3の制御クロック信号が入力され、前記入力データ信号を前記第3の制御クロック信号に同期化させた第1の信号と第2の信号を出力する論理回路と、 前記第1の信号および前記第2の信号が入力され、前記第2の制御クロック信号に応じて、前記第1の信号および前記第2の信号の何れか1つを選択した信号を第3の選択信号として第2の出力端子に出力する第3のマルチプレクサと、を備え、 前記インターフェース回路は、 前記第3の制御クロック信号に基づいて、前記データストローブ信号をデータストローブ端子に出力し、 前記第3の選択信号に基づいて、前記出力データ信号をデータバス端子に出力するインターフェース回路。

IPC (3件)：

H03K 5/00 ,  H03K 5/15 ,  G11C 11/407

FI (4件)：

H03K5/00 T ,  H03K5/15 G ,  G11C11/34 354C ,  G11C11/34 362T

Fターム (13件)：

5J039EE11 ,  5J039KK13 ,  5J039KK27 ,  5J039KK29 ,  5J039MM00 ,  5M024AA44 ,  5M024AA49 ,  5M024BB30 ,  5M024JJ03 ,  5M024JJ34 ,  5M024JJ38 ,  5M024PP01 ,  5M024PP07