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J-GLOBAL ID：201602003769557098   整理番号：71A0260012

セルアレイ方式乗算器一除算器

Multiplier-divider cellular array.

著者 (1件)： GEX A
資料名： Electron Lett  (Electronics Letters)
巻： 7  号： 15  ページ： 442-444  発行年： 1971年 
JST資料番号： A0887A  ISSN： 0013-5194  CODEN： ELLEAK  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 乗除算を行なう多くの反復アレイに関する報告は多い。本文では,乗算のために提案した新しい種類のアレイを用いて,乗算一除算アレイが設計できうることを示した。新しいTTL 4bit集積回路を用いると,これら二つの演算はそれぞれ640nsと890ns以内に16bit数を実行できる。本文中に,その構造と性能について述べた。除算アレイと乗算アレイの理論と例題を示し,乗算一除算アレイについて述べた。本文の乗算一除算アレイは,市販の4bitの算術論理ユニットで構成される;写図2表1参5

シソーラス用語： 回路設計 ,  除算器 ,  乗算器
準シソーラス用語： TTL ,  演算回路

タイトルに関連する用語 (3件)： セルアレイ ,  乗算器 ,  除算器