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J-GLOBAL ID：201602005064639799 整理番号：70A0260589
DTLの効率を上げるWIRED-OR
Boost your DTL efficiency with wired-OR.
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著者 (1件)：
STARR G I
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資料名：
Electron Des (Electronic Design)
Electron Des について
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巻：
18
号：
8
ページ：
89-91
発行年：
1970年
JST資料番号：
C0397A
ISSN：
0013-4872
CODEN：
ELODA
資料種別：
逐次刊行物 (A)
記事区分：
解説
発行国：
アメリカ合衆国 (USA)
言語：
英語 (EN)
抄録/ポイント：
抄録/ポイント
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論理設計でDTL-NANDゲートの代りにWIRED-ORを用いればゲート素子の節約や伝搬遅延時間も減少できるなどの利点がある反面,それだけファン.アウト数が少くなる。WIRED-ORは実際上どのようにしてとるべきかあるいはその際の注意すべき点について説明した。カルノー図を用いて各種の例をも示した;写図6参1
準シソーラス用語：
シソーラス用語/準シソーラス用語
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