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J-GLOBAL ID：201602008762548028 整理番号：65A0173459
遅延を伴なう論理素子の組の完全性
Completeness of sets of delayedlogic devices.
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著者 (1件)：
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資料名：
IEEE Trans Electron Compu (IRE Transactions on Electronics Computers)
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巻：
8014
号：
2
ページ：
157-172
発行年：
1965年
JST資料番号：
C0233A
CODEN：
IEECA
資料種別：
逐次刊行物 (A)
記事区分：
原著論文
発行国：
アメリカ合衆国 (USA)
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