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文献
J-GLOBAL ID:201602009485096501   整理番号:68A0226788

並列けた配列MOS記憶装置に関する設計条件

Design considerations for a parallel bitorganized MOS memory.
著者 (1件):
資料名:
巻: 16  号:ページ: 551-557  発行年: 1967年
JST資料番号: C0233A  CODEN: IEECA   資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA) 
抄録/ポイント:
抄録/ポイント
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高速,大容量MOSメモリをLSIで製作する上での考慮すべき条件について述べた。設計中心値として40Kビットの容量を有するメモリを考え,それに対するメモリチップの構成,番地選択法,駆動方法などについて考察を加えた。その結果,2048語20ビットの容量を持つMOSメモリが,総占有体積9in3,全消費電力4W,サイクル時間500nsで製作可能である;写図4参4
タイトルに関連する用語 (4件):
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