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J-GLOBAL ID：201602020373216028   整理番号：63A0151407

桁上げ選択加算器

Carry-select adder.
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著者 (1件)：
BEDRIJ O J

BEDRIJ O J について


資料名：
IRE Trans Electron Comput  (IRE Transactions on Electronics Computers)

IRE Trans Electron Comput について


巻： EC-11  号： 3  ページ： 340-346  発行年： 1962年 
JST資料番号： C0233A  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA) 
抄録/ポイント：
抄録/ポイント
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論理構成により桁上げの高速化を実現しようとするものである.加数,被加数をグループ分けし,グループ内では下位からの桁上げの有,無両方の加算を行ない,桁上げ信号によってそのいずれかを選択する.素子数は論理的に共通に用い得る部分が多いので二倍にはならない.本文には100ビットの二進加算器について,25ビットのグループ,さらにこれを5ビットのサブグループに分け,この方法を二重に適用して加算時間を逐次桁上げ法の約1/20にする設計例を示した;図4 表1 参5
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加算器

加算器 について


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