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J-GLOBAL ID：201602200712934715   整理番号：16A0380233

Si上の垂直InAsナノワイヤMOSFETの自己整列,ゲート最終プロセス

Self-Aligned, Gate-Last Process for Vertical InAs Nanowire MOSFETs on Si

著者 (6件)： BERG Martin (Lund Univ., Lund, SWE) ,  PERSSON Karl-Magnus (Lund Univ., Lund, SWE) ,  KILPI Olli-Pekka (Lund Univ., Lund, SWE) ,  SVENSSON Johannes (Lund Univ., Lund, SWE) ,  LIND Erik (Lund Univ., Lund, SWE) ,  WERNERSSON Lars-Erik (Lund Univ., Lund, SWE)
資料名： Technical Digest. International Electron Devices Meeting  (Technical Digest. International Electron Devices Meeting)
巻： 2015  ページ： 803-806  発行年： 2015年 
JST資料番号： C0829B  ISSN： 0163-1918  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： Si基板上のIII-V族化合物半導体は,商業的なCMOS実装において出現すると期待されている。本研究では,垂直InAsナノワイヤ相補性金属酸化物半導体(CMOS)電界効果トランジスタ(FET)の新規の自己整列ゲート最終製作プロセスを示した。この製作プロセスは,露光線量定義ゲート長と固有チャネル部分の局所的直径縮小を可能にした。本プロセスを使用して,良好なonとoff性能を結合したInAsナノワイヤトランジスタを製作し,先に報告された垂直ナノワイヤMOSFETより高いQ=g_m,max/SS=8.2を実証した。

シソーラス用語： 自己整合 ,  ウエハ【IC】 ,  半導体 ,  *MOSFET ,  化合物半導体 ,  ヒ化インジウム ,  工程 ,  CMOS
準シソーラス用語： CMOSFET ,  III-V族化合物半導体 ,  シリコン基板 ,  プロセス ,  自己整列 ,  相補性金属酸化物半導体

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (8件)： Si ,  垂直 ,  InAs ,  ナノワイヤ ,  MOSFET ,  自己整列 ,  ゲート ,  プロセス