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J-GLOBAL ID：201602205377051465   整理番号：16A0380101

サブ10nm SRAMビットセルにおけるSADP BEOLの設計とプロセス技術同時最適化

Design and process technology co-optimization with SADP BEOL in sub-10nm SRAM bitcell

著者 (6件)： WOO Youngtag (GLOBALFOUNDRIES, CA, USA) ,  ICHIHASHI Motoi (GLOBALFOUNDRIES, CA, USA) ,  PARIHAR Sanjay (GLOBALFOUNDRIES, CA, USA) ,  YUAN Lei (GLOBALFOUNDRIES, CA, USA) ,  BANNA Srinivasa (GLOBALFOUNDRIES, CA, USA) ,  KYE Jongwook (GLOBALFOUNDRIES, CA, USA)
資料名： Technical Digest. International Electron Devices Meeting  (Technical Digest. International Electron Devices Meeting)
巻： 2015  ページ： 273-276  発行年： 2015年 
JST資料番号： C0829B  ISSN： 0163-1918  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 半導体技術のスケーリングに伴い,リソグラフィーの限界に対処するため,サブ10nm SRAMビットセル用に幾つかのBEOL技術が提案されている。本稿では,自己整合ダブルパターニング(SADP)を使って設計とプロセス技術の同時最適化の比較検討を行った。SADPのビットセルは周辺回路と比べてより厳しい設計ルールが必要である。さらに,アレイで動作するためプロセス変化およびBEOLアーキテクチャに敏感である。パターニング技術と配線アーキテクチャを同時最適化することの重要性を示した。

シソーラス用語： *SRAM ,  *スケーリング【計数】 ,  半導体プロセス ,  配線 ,  最適化 ,  *最適設計 ,  自己整合 ,  パターン形成 ,  フォトリソグラフィー
準シソーラス用語： BEOL ,  パターンニング

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (8件)： サブ ,  SRAM ,  ビット ,  セル ,  BEOL ,  設計 ,  プロセス ,  同時最適化