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J-GLOBAL ID：201602206862526303   整理番号：16A0380100

最新技術ノードにおける2RWデュアルポートSRAM設計の課題

2RW Dual-port SRAM Design Challenges in Advanced Technology Nodes

著者 (10件)： NII Koji (Renesas Electronics Corp., Tokyo, JPN) ,  YABUUCHI Makoto (Renesas Electronics Corp., Tokyo, JPN) ,  YOKOYAMA Yoshisato (Renesas System Design Corp., Tokyo, JPN) ,  ISHII Yuichiro (Renesas Electronics Corp., Tokyo, JPN) ,  OKAGAKI Takeshi (Renesas Electronics Corp., Tokyo, JPN) ,  MORIMOTO Masao (Renesas Electronics Corp., Tokyo, JPN) ,  TSUKAMOTO Yasumasa (Renesas Electronics Corp., Tokyo, JPN) ,  TANAKA Koji (Renesas System Design Corp., Tokyo, JPN) ,  TANAKA Miki (Renesas System Design Corp., Tokyo, JPN) ,  TANAKA Shinji (Renesas Electronics Corp., Tokyo, JPN)
資料名： Technical Digest. International Electron Devices Meeting  (Technical Digest. International Electron Devices Meeting)
巻： 2015  ページ： 269-272  発行年： 2015年 
JST資料番号： C0829B  ISSN： 0163-1918  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 6Tシングルポート(SP),8T 1書込み/読出し(1R/1W)2ポート(2P),および8T 2読出し/1書込み(2RW)DP,SPおよび2Pレイアウトが,プレーナバルクCMOSで見られる。本稿では,最新のプレーナ/FinFET技術により(2RW)8T デュアルポート(DP)SRAM用の適切なビットセルレイアウトを検討した。そして,高度に対称性のある8Tビットセルを持つ256kビット2RW DP SRAMマクロを設計し,16nm FinFETバルクCMOS技術を使って製作した。特性評価結果を示した。

シソーラス用語： *SRAM ,  データ書込 ,  データ読取 ,  プレーナ技術 ,  半導体集積回路 ,  *CMOS構造 ,  *配置設計 ,  キャラクタリゼーション ,  FET【トランジスタ】
準シソーラス用語： CMOS回路 ,  FinFET ,  *レイアウト設計 ,  特性評価

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： ノード ,  デュアル ,  ポート ,  SRAM ,  設計