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J-GLOBAL ID：201602212957021730   整理番号：16A0106734

クロスポイントメモリアレイに関する正確なモデル

A Precise Model for Cross-Point Memory Array

著者 (2件)： ASAO Yoshiaki (Toshiba) ,  HORIGUCHI Fumio (Toyo Univ.)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E99.C  号： 1  ページ： 119-128 (J-STAGE)  発行年： 2016年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： クロスポイントアレイは,ワード線とビット線が直交し積層された,将来有望なセル技術である為,高密度抵抗スイッチングメモリに最適である。しかし,この回路は,選択されたセルが,電流ドライバから最も遠い位置にされており,電流経路長が選択されたアドレスに応じて変わる為に,金属線抵抗によって電流劣化が生じるという制約が有る。本論文は,金属配線抵抗を考慮した新規の簡略化回路であり,モンテカルロシミュレーションを採用して全てのアドレス電流を,抵抗の標準偏差2%から10%として,計算した。その結果,読み込みディスターブの故障率,及び書き込みエラーを正確に推定出来る。本簡略化方式を従来の方式と比較すると,配線抵抗が寄生抵抗として顕著な場合,読み込みディスターブの故障率をより厳密に予測出来ることが分かった。(翻訳著者抄録)

シソーラス用語： *アレイ回路 ,  *記憶素子 ,  配線 ,  *記憶装置 ,  経路 ,  シミュレーション ,  電気抵抗 ,  故障率
準シソーラス用語： ビット線 ,  *メモリアレイ ,  モンテカルロシミュレーション ,  ワード線 ,  寄生抵抗 ,  *抵抗スイッチングメモリ ,  電流経路 ,  配線抵抗

分類 (2件)： 半導体集積回路  (NC03162T) ,  計算機シミュレーション  (JE11000H)

引用文献 (15件)：

• [1] M.M. Ziegler and M.R. Stan, “CMOS/nano co-design for crossbaer-based molecular electronics systems,” IEEE Trans. Nanotechnology, vol.2, no.4, pp.217-230, Dec. 2003.
• [2] C.J. Amsinck, N.H.D. Spigna, D.P. Nackashi, and P.D. Franzon, “Scaling constraints in nanoelectronic random-access memories,” Nanotechnology, vol.16, no.10, pp.2251-2260, Aug. 2005.
• [3] A. Flocke and T.G. Noll, “Fundamental analysis of resistive nano-crossbars for the use in hybrid nano/CMOS-memory,” Proc. 33rd European Solid-State Circuits Conf., Munich, Germany, pp.328-331, Sept. 2007.
• [4] J. Liang, S. Yeh, S.S. Wong, and H.-S. Philip Wong, “Scaling challenges for the cross-point resistive memory array to sub-10nm node-An interconnect perspective,” Proc. 4th IEEE International Memory Workshop, pp.1-4, May 2012.
• [5] A. Chen, “A comprehensive crossbar array model with solutions for line resistance and nonlinear device characteristics,” IEEE Trans. Electron Devices, vol.60, no.4, pp.1318-1326, April 2013.

タイトルに関連する用語 (1件)： モデル