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J-GLOBAL ID:201602215302460435   整理番号:16A0925238

キャッシュの分割領域の動的管理による高速化

High Performance of Cache by Dynamic Control to Area Division
著者 (4件):
資料名:
巻: 116  号: 177(CPSY2016 10-40)  ページ: 119-124  発行年: 2016年08月01日 
JST資料番号: S0532B  ISSN: 0913-5685  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 日本語 (JA)
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パソコンやスマートフォンのプロセッサは,高性能化が求められている。しかしながら,高速化手法の一つであるマルチコア化は,シングルコアに比べてメモリアクセス数が増加する。そのため,キャッシュに負担がかかりコアの性能を十分に引き出せない可能性がある。そこで,本稿ではキャッシュを高効率化してプロセッサの高性能化をはかる。キャッシュの高性能化手法にキャッシュ・パーティショニングがある。この手法はコアに必要な分だけウェイを割り当て,性能向上をはかる手法であるが,最適な割り当てができない,またプロセッサ間でデータを共有できないという問題がある。そこで本稿では,より細かい単位で割り当てやデータ共有が可能であるセル・アロケーションキャッシュを提案する。セル・アロケーションキャッシュをシミュレータに実装し,評価を行った。その結果,通常キャッシュの比較して,一部のベンチマークでは実行サイクル数が0.92%,ミス率が0.43%低減した。(著者抄録)
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