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J-GLOBAL ID：201602216423216298   整理番号：16A0143191

キャッシュヒット率の向上のための基本ブロックのアドレスオフセットの探索

Exploration of Address Offsets of Basic Blocks for Cache Hit Ratio Improvement

著者 (2件)： 後藤潤哉 (関西学院大 理工) ,  石浦菜岐佐 (関西学院大 理工)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 115  号： 338(VLD2015 38-76)  ページ： 237-241  発行年： 2015年11月24日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本稿では,プログラムの基本ブロックの前にキャッシュブロックサイズよりも細かい単位でオフセットを挿入することにより,命令メモリのキャッシュミスを削減する手法を提案する。本手法では,キャッシュシミュレーションに基づいて,キャッシュミス数を最小化するオフセットの組み合わせを求める。可能なオフセットの組み合わせを全探索すると,オフセット挿入箇所の指数に比例する計算時間が必要になるため,本稿ではシミュレーテッドアニーリングにより解の探索を行う。1レベルのダイレクトマッピングキャッシュを想定し,7つのベンチマークに対して,実験を行ったところ,30箇所のオフセット挿入によって平均約10%のキャッシュミスを削減することができた。(著者抄録)

シソーラス用語： *比率 ,  *キャッシュメモリ ,  番地指定方式 ,  オフセット ,  CPU時間 ,  シミュレーテッドアニーリング ,  ベンチマーク ,  挿入
準シソーラス用語： *キャッシュヒット率 ,  オフセット挿入

分類 (1件)： 記憶方式  (JC02040V)

タイトルに関連する用語 (4件)： キャッシュヒット率 ,  アドレス ,  オフセット ,  探索