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J-GLOBAL ID：201602220398751033   整理番号：16A0601653

65nm CMOS技術によるシリコンフォトニック相互接続ICの設計【Powered by NICT】

Design of Silicon Photonic Interconnect ICs in 65-nm CMOS Technology

著者 (5件)： Bae Woorham (Department of Electrical and Computer Engineering, College of EngineeringInter-University Semiconductor Research Center, Seoul National University, Seoul, Korea) ,  Jeong Gyu-Seob (Department of Electrical and Computer Engineering, College of EngineeringInter-University Semiconductor Research Center, Seoul National University, Seoul, Korea) ,  Kim Yoonsoo (, AnaPass, Seoul, Korea) ,  Chi Han-Kyu (, SK Hynix, Icheon, Korea) ,  Jeong Deog-Kyoon (Department of Electrical and Computer Engineering, College of EngineeringInter-University Semiconductor Research Center, Seoul National University, Seoul, Korea)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 24  号： 6  ページ： 2234-2243  発行年： 2016年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,CMOS技術スケーリングによるCMOSシリコンフォトニック相互接続ICのための設計方法論を記述した。CMOSプロセスがスケールされるにつれ,耐久電圧ストレスとCMOSデバイスの固有利得が減少する,シリコンフォトニック界面で要求される大振幅送信機と高利得受信機の設計が非常に困難である。本論文では,誘導フィードバックをもつ三重積層Mach-Zehnder変調器ドライバとインバータベーストランスインピーダンス増幅器を提案し,提案した設計のロバスト性をモンテカルロ解析により検証した。プロトタイプICは65 nm CMOS技術を用いて作製した。送信機は,10GB/sで6V_ppoutputスイング,98mWの電力消費,p=0.04mm~2活性面積を示した。受信機は市販の光検出器で検証し,20Gbpsで78dBΩgain,mWの電力消費,及びmm~2活性面積を示した。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 界面 ,  *相互接続 ,  フィードバック ,  ロバスト性 ,  送信機 ,  電力消費 ,  モンテカルロ法 ,  受信機 ,  利得 ,  プロトタイプ ,  *CMOS
準シソーラス用語： トランスインピーダンス増幅器 ,  電圧ストレス ,  CMOSプロセス ,  *CMOS技術 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (4件)： CMOS技術 ,  相互接続 ,  IC ,  設計