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J-GLOBAL ID：201602220947342677   整理番号：16A0585085

Knights着陸:第2世代のIntel Xeon Phi製品【Powered by NICT】

Knights Landing: Second-Generation Intel Xeon Phi Product

著者 (9件)： Sodani Avinash (Intel, Hillsboro, OR, USA) ,  Gramunt Roger (Intel, Hillsboro, OR, USA) ,  Corbal Jesus (Intel, Hillsboro, OR, USA) ,  Ho-Seop Kim (Intel, Hillsboro, OR, USA) ,  Vinod Krishna (Intel, Hillsboro, OR, USA) ,  Chinthamani Sundaram (Intel, Hillsboro, OR, USA) ,  Hutsell Steven (Intel, Hillsboro, OR, USA) ,  Agarwal Rajat (Intel, Hillsboro, OR, USA) ,  Yen-Chen Liu (Intel, Hillsboro, OR, USA)
資料名： IEEE Micro  (IEEE Micro)
巻： 36  号： 2  ページ： 34-46  発行年： 2016年 
JST資料番号： H0837A  ISSN： 0272-1732  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,高性能コンピューティングと他の高度に並列作業負荷を標的とする,第二世代のIntel Xeon Phi製品ファミリー,Knights着陸のアーキテクチャを提案した。スカラー及びベクトル性能の有意な増加と前世代と比較してメモリ帯域幅,Knightsコーナーと呼ばれる大きなブーストを提供した。Knights着陸は前Intel Xeonプロセッサと互換性のある完全に二成分であり,全ての遺産負荷は,非修飾走行が可能であることを自己穂ばらみ,標準CPUである。その革新は電力効率,512ビットベクトル命令セット,高帯域幅と大容量のための二タイプのメモリを含むメモリアーキテクチャ,広帯域オンチップ相互接続と集積に及ぼすパッケージネットワーク構造のための最適化されたコアを含む。これらの特徴は,最適化されていないレガシー負荷に関して良好な性能を提供しながら,計算量と帯域幅限界負荷に対する著しい性能改善を提供するKnights着陸プロセッサを可能にし,標準CPUプログラミングモデルよりも他のプログラミングの特殊な方法を必要としない。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 互換性 ,  計算量 ,  記憶装置 ,  記憶構造 ,  帯域幅 ,  ネットワーク構造 ,  電力効率 ,  広帯域 ,  *着陸 ,  最適化 ,  命令セット ,  ベクトル ,  相互接続 ,  改変
準シソーラス用語： オンチップ ,  高性能コンピューティング , 【Automatic Indexing@JST】

分類 (3件)： 計算機網  (JC03000K) ,  計算機システム開発  (JD02010R) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (3件)： 着陸 ,  世代 ,  PHI