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J-GLOBAL ID：201602222883049837   整理番号：16A0728284

FPGAを用いたスパイキングニューラルネットワークのための効率的なニューロンアーキテクチャ【Powered by NICT】

Efficient neuron architecture for FPGA-based spiking neural networks

著者 (5件)： Lei Wan (Guangxi Key Lab of Multi-Source Information Mining & Security, Faculty of Electronic Engineering, Guangxi Normal University, Guilin, China, 541004) ,  Yuling Luo (Guangxi Key Lab of Multi-Source Information Mining & Security, Faculty of Electronic Engineering, Guangxi Normal University, Guilin, China, 541004) ,  Shuxiang Song (Guangxi Key Lab of Multi-Source Information Mining & Security, Faculty of Electronic Engineering, Guangxi Normal University, Guilin, China, 541004) ,  Harkin Jim (School of Computing and Intelligent Systems, University of Ulster, Derry, UK, BT48 7JL) ,  Junxiu Liu (School of Computing and Intelligent Systems, University of Ulster, Derry, UK, BT48 7JL)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： ISSC  ページ： 1-6  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： スケーラビリティはハードウェアでディジタルスパイキングニューラルネットワーク(SNN)のための重要な課題である。ニューロンによる占有するシリコン面積を低減する効率的なニューロンアーキテクチャ(ENA)を提案した。計算資源(例えばFPGAにおけるDSP)は,ハードウェアSNNのための限られているので,提案したENA(高エネルギー中性原子)が占有資源を低減するために,二レベル(シナプスとニューロン)で計算成分の共有機構を採用している。ニューロン計算コアはニューロンモデル計算のための重要な要素であり,一つのニューロン細胞内の複数シナプスにより共有されているとして開発したも一つのニューロンの計算成分はSNNシステムの1層内のいくつかのニューロンにより共有されている。テストベンチ実験をXilinx FPGAデバイスのための設計され,結果は,提案したENA(高エネルギー中性原子)は,比較的低いハードウェア資源を占め,大規模SNN実現のためのスケールする能力を有していることを示した。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 単一層 ,  ハードウェア ,  *ニューロン ,  シナプス ,  *FPGA ,  ケイ素 ,  神経回路網モデル ,  *スパイキングニューラルネットワーク
準シソーラス用語： テストベンチ ,  計算資源 , 【Automatic Indexing@JST】

分類 (3件)： ニューロコンピュータ  (JC06010Q) ,  脳・神経系モデル  (EL02050C) ,  音声処理  (JE05000E)

タイトルに関連する用語 (4件)： FPGA ,  スパイキングニューラルネットワーク ,  ニューロン ,  アーキテクチャ