文献

J-GLOBAL ID：201602227312276167   整理番号：16A1388204

CPU-FPGA密結合環境上での完全PICシミュレーションの加速【Powered by NICT】

Acceleration of Full-PIC Simulation on a CPU-FPGA Tightly Coupled Environment

著者 (5件)： Sakai Ryotaro ,  Sugimoto Naru ,  Miyajima Takaaki ,  Fujita Naoyuki ,  Amano Hideharu
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： MCSoC  ページ： 8-14  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： Hallスラスタは一種電気推進のであり,多くの研究機関で研究した。Hallスラスタの設計プロセスでは,完全なPIC(Particle-In-Cell)法と呼ばれる数値シミュレーションを用いた。このシミュレーションは高精度な結果を提供するが,非常に時間のかかる仕事として知られている。本論文では,CPU-FPGA(フィールドプログラマブル密結合環境への完全PICシミュレーションの加速の研究を提示した。高負荷部分を選択し,FPGAに負荷した。Zynq-7000とVivado HLSは,実装に使用されている。実装設計を最適化するために,各標的プロセスはパイプラインと調整間隔のためのいくつかの部分に分割した。「field_source」,「particle_att_ion」と「particle_att_ele」三除荷されたサブルーチンは,ソフトウェア実行と比較して8.53倍,12.78倍および14.95倍の性能を達成した。標的部分の全実行時間はZynqにおける皮質A9667MHzと比較して5.17倍をスピードアップした。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 実装設計 ,  ソフトウェア ,  最適化 ,  除荷 ,  電気推進 ,  皮質 ,  *FPGA
準シソーラス用語： 実行時間 ,  サブルーチン ,  高負荷 ,  高精度 ,  数値シミュレーション ,  デザインプロセス ,  Hallスラスタ ,  *PICシミュレーション , 【Automatic Indexing@JST】

分類 (3件)： 半導体集積回路  (NC03162T) ,  信号理論  (ND02020G) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (5件)： CPU ,  FPGA ,  環境 ,  PICシミュレーション ,  加速