文献

J-GLOBAL ID：201602232562825479   整理番号：16A0925227

プロセッサコアへの小規模ハードウェアトランザクショナルメモリ実装手法

Efficient implementation method of a compact HTM into processor cores

著者 (4件)： 櫻田賢大 (三重大 大学院工学研究科) ,  佐々木敬泰 (三重大 大学院工学研究科) ,  深澤祐樹 (三重大 大学院工学研究科) ,  近藤利夫 (三重大 大学院工学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 116  号： 177(CPSY2016 10-40)  ページ： 45-50  発行年： 2016年08月01日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 現在,共有メモリ型マルチコアプロセッサが広く普及しており,並列処理に利用されている。並列処理において,一般に並列プログラムの実行順序が非決定的であることから,共有メモリは並行する複数のプロセスが実行順序に依存しないデータの一貫性を保持する必要がある。多くのプロセッサでは,このような排他制御手法として,アクセス権により制御するロックが採用されている。しかし,ロックでは並列処理を実質的に逐次処理で行うため,効率的ではない。そこで,並列に処理を行うために投機的なアクセスを許すトランザクショナルメモリと呼ばれる手法が提案されている。特にハードウェアにより実現したトランザクショナルメモリは,いくつかの商用プロセッサにおいても採用されている。しかし,それらのプロセッサでは,トランザクション処理を担うハードウェアの規模が大きい問題がある。そこで,扱うトランザクションを限定的にし,トランザクショナルメモリをコア内で留める,組込み用プロセッサ等の小規模なシステム向けのハードウェアトランザクショナルメモリの実装手法を提案する。(著者抄録)

シソーラス用語： *先回り制御 ,  *バッファメモリ ,  番地指定方式 ,  データ管理 ,  データ更新 ,  ハッシュ関数 ,  シミュレーション ,  *並列処理 ,  ロック【計算機】 ,  共有メモリ ,  プログラム実行 ,  トランザクション処理 ,  *マイクロプロセッサ ,  スケジューリング
準シソーラス用語： ハードウェアトランザクショナルメモリ ,  ストアバッファ ,  競合検出 ,  バージョン管理 ,  性能シミュレーション ,  マルチコアプロセッサ

分類 (1件)： 制御方式  (JC02030K)

タイトルに関連する用語 (6件)： プロセッサコア ,  小規模 ,  ハードウェア ,  トランザクショナルメモリ ,  実装 ,  手法