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J-GLOBAL ID：201602233037032309   整理番号：16A1366675

頻出ビット列圧縮によるキャッシュメモリのデータ利用効率の向上

Improvement of Data Utilization Efficiency for Cache Memory by Compressing Frequent Bit Sequences

著者 (3件)： KOBAYASHI Ryotaro (Graduate School of Engineering, Toyohashi University of Technology) ,  KANEKO Ikumi (Graduate School of Engineering, Toyohashi University of Technology) ,  SHIMADA Hajime (Nagoya University)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E99.C  号： 8  ページ： 936-946(J-STAGE)  発行年： 2016年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 最近のプロセッサ設計では,メモリアクセスレイテンシは,メモリ階層を採用することにより短縮される。この構成では,メモリは,ダイナミックランダムアクセスメモリ(DRAM)を含む主メモリと,スタティックランダムアクセスメモリ(SRAM)を含むキャッシュメモリからなる。ますます大容量で使用されるキャッシュメモリは,プロセッサ全体のエネルギー消費の大部分を占めている。キャッシュメモリのエネルギー消費を低減するには,アクセス回数を減らすことと,アクセスごとに消費されるエネルギーを最小限に抑えることの2つの方法がある。本研究では,頻繁なビット列を圧縮することでL1キャッシュのサイズを低減し,アクセスあたり消費されるエネルギーを削減した。「頻出ビット列」は,キャッシュメモリに保存されるデータの上位ビットに頻繁に現れる特定のビットパターンである。ソフトウェアシミュレータを用いた測定に基づいて提案方法は,従来方法に比べ平均で41.0%消費エネルギーを削減した。(翻訳著者抄録)

シソーラス用語： *キャッシュメモリ ,  マイクロプロセッサ ,  電力消費 ,  データ圧縮 ,  二値論理 ,  主メモリ ,  *頻度 ,  *記憶階層 ,  演算プロセッサ
準シソーラス用語： *アクセス頻度 ,  ビットパターン ,  プロセッサ ,  *メモリ階層

著者キーワード (3件)： cache memory ,  low power ,  frequent bit sequences

分類 (2件)： 記憶方式  (JC02040V) ,  制御方式  (JC02030K)

引用文献 (20件)：

• [1] K. Ghose and M.B. Kamble, “Reducing power in superscalar processor caches using subbanking, multiple line buffers and bit-line segmentation,” Proceedings of the 1999 International Symposium on Low Power Electronics and Design, pp.70-75, 1999.
• [2] C.-L Yang and C.-H. Lee, “Hotspot cache: joint temporal and spatial locality exploitation for i-cache energy reduction,” Proceedings of the 2004 International Symposium on Low Power Electronics and Design, pp.114-119, 2004.
• [3] N. Suzuki, M. Urahama, and Y. Tokunaga, “ARM946E-S core low-power desing method (device articles),” Oki Technical Review, vol.72, no.3, pp.52-55, 2005.
• [4] K. Oka, H. Sasaki, and K. Inoue, “Line sharing cache: Exploring cache capacity with frequent line value locality,” Proceedings of the 2013 18th Asia and South Pacific Design Automation Conference, pp.669-674, 2013.
• [5] J. Yang, Y. Zhang, and R. Gupta, “Frequent value compression in data caches,” Proceedings of the 33rd Annual ACM/IEEE International Symposium on Microarchitecture, pp.258-265, 2000.

タイトルに関連する用語 (2件)： キャッシュメモリ ,  利用効率