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J-GLOBAL ID：201602238064835897   整理番号：16A1366674

アプリケーションの実行時特性に基づくオペレーティングシステムによるきめ細かなパワーゲーティング制御

An Operating System Guided Fine-Grained Power Gating Control Based on Runtime Characteristics of Applications

著者 (8件)： KOSHIBA Atsushi (Tokyo University of Agriculture and Technology) ,  SATO Mikiko (Tokyo University of Agriculture and Technology) ,  USAMI Kimiyoshi (Shibaura Institute of Technology) ,  AMANO Hideharu (Keio University) ,  SAKAMOTO Ryuichi (The University of Tokyo) ,  KONDO Masaaki (The University of Tokyo) ,  NAKAMURA Hiroshi (The University of Tokyo) ,  NAMIKI Mitaro (Tokyo University of Agriculture and Technology)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E99.C  号： 8  ページ： 926-935(J-STAGE)  発行年： 2016年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： きめ細かなパワーゲーティング(FGPG)は,ブロックがアイドル状態のときに回路ブロックをオフにすることによる省電力技術である。FGPGは計算性能を損なうことなく消費電力を削減することができるが,電源のオン・オフの切り替えは,エネルギーのオーバヘッドを発生させる。エネルギーのオーバヘッドによる電力増加を防ぐために,筆者らの以前の研究では,アプリケーションの電力使用の事前解析結果に基づくオペレーティングシステム(OS)によるFGPG制御方法を提案した。しかしながら,現代のコンピューティングシステムは,様々な使用ケースを有し,多くのタイプのアプリケーションを実行する。このことは,全てのこれらのアプリケーション動作を前もって解析することを困難にしている。本論文では,そのため事前にアプリケーションプログラムをプロファイリングすることのない,新しいFGPG制御方法を提案した。新たに提案した方法では,OSはアプリケーションプログラムの実行中に回路のアイドル間隔を周期的に監視する。OSは,インターバル時間が電力消費を削減するに十分な長さである場合にのみ,FGPGをイネーブルにする。本論文における実験結果において,提案手法は,平均で9.8%,25°Cで17.2%まで消費電力を削減した。実験結果では,また従来のプロファイルベースの手法とほぼ同じ省電力効率を達成することを示した。(翻訳著者抄録)

シソーラス用語： *オペレーティングシステム ,  オンオフ制御 ,  *消費電力 ,  応用プログラム ,  マイクロプロセッサ ,  スイッチ回路 ,  半導体集積回路 ,  *遊休時間 ,  スリープ制御 ,  省エネルギー技術 ,  節約
準シソーラス用語： 省エネルギー ,  *アイドル時間 ,  アプリケーションプログラム ,  オーバヘッド ,  *パワーゲーティング

著者キーワード (4件)： energy conservation ,  power gating ,  operating system ,  microprocessor

分類 (3件)： 制御方式  (JC02030K) ,  オペレーティングシステム  (JD03020J) ,  電子回路一般  (NC05010N)

引用文献 (14件)：

• [1] N. Seki, L. Zhao, J. Kei, D. Ikebuchi, Y. Kojima, Y. Hasegawa, H. Amano, T. Kashima, S. Takeda, T. Shirai, M. Nakata, K. Usami, T. Sunata, J. Kanai, M. Namiki, M. Kondo, and H. Nakamura, “A fine-grain dynamic sleep control scheme in MIPS R3000,” Computer Design, 2008. ICCD 2008. IEEE International Conference on, pp. 612-617, Oct 2008.
• [2] M. Kondo, H. Kobyashi, R. Sakamoto, M. Wada, J. Tsukamoto, M. Namiki, W. Wang, H. Amano, K. Matsunaga, M. Kudo, K. Usami, T. Komoda, and H. Nakamura, “Design and evaluation of fine-grained power-gating for embedded microprocessors,” Design, Automation and Test in Europe Conference and Exhibition (DATE), 2014, pp.1-6, March 2014.
• [3] A. Lungu, P. Bose, A. Buyuktosunoglu, and D.J. Sorin, “Dynamic power gating with quality guarantees,” Proc. 2009 ACM/IEEE International Symposium on Low Power Electronics and Design, ISLPED '09, New York, NY, USA, pp.377-382, ACM, 2009.
• [4] Z. Hu, A. Buyuktosunoglu, V. Srinivasan, V. Zyuban, H. Jacobson, and P. Bose, “Microarchitectural techniques for power gating of execution units,” Proc. 2004 International Symposium on Low Power Electronics and Design, ISLPED '04, New York, NY, USA, pp.32-37, ACM, 2004.
• [5] Y.-P. You, C. Lee, and J.K. Lee, “Compilers for leakage power reduction,” ACM Trans. Des. Autom. Electron. Syst., vol.11, no.1, pp.147-164, Jan. 2006.

タイトルに関連する用語 (3件)： アプリケーション ,  オペレーティングシステム ,  パワーゲーティング