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J-GLOBAL ID：201602243312089851   整理番号：16A0630788

多数決イネーブルラッチを用いた非同期式回路の耐故障性に関する一検討

A Study on Fault Tolerant Features of Asynchronous Circuits using Voted-enable Latches

著者 (2件)： 今井雅 (弘前大) ,  米田友洋 (国立情報学研)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 116  号： 96(MSS2016 1-37)  ページ： 179-184  発行年： 2016年06月09日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： ソフトエラーやハードウェアトロイなど様々な要因により,LSI内においてビット反転が生じ,システムが誤動作する問題がある。Dラッチを用いた回路構成においては,通常,イネーブル信号は一つであり,ビット反転に対する耐性が低い。本稿では,イネーブル信号を三重化し,多数決により書き込みを制御するラッチを提案し,非同期式回路に適用した場合の効果に関して検討した結果を示す。(著者抄録)

シソーラス用語： *非同期回路 ,  フォールトトレランス ,  *ソフトエラー ,  LSI【IC】 ,  構成 ,  電子回路 ,  *ラッチ回路
準シソーラス用語： 回路構成 ,  耐故障性 ,  非同期式回路

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 多数決 ,  非同期式回路 ,  耐故障性