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J-GLOBAL ID：201602254025380175   整理番号：16A0692896

3D集積のためのハイブリッド容量結合相互接続をCanceled2.31Gb/ch面積効率の良いクロストーク【Powered by NICT】

2.31-Gb/s/ch Area-Efficient Crosstalk Canceled Hybrid Capacitive Coupling Interconnect for 3-D Integration

著者 (4件)： Aung Myat-Thu-Linn (VIRTUS, IC Design Centre of Excellence, School of Electrical and Electronic Engineering, Nanyang Technological University, Singapore) ,  Lim Teck Heng (Panasonic Semiconductor Development Asia, Singapore) ,  Yoshikawa Takefumi (Nagano College, National Institute of Technology, Nagano, Japan) ,  Kim Tony Tae-Hyoung (VIRTUS, IC Design Centre of Excellence, School of Electrical and Electronic Engineering, Nanyang Technological University, Singapore)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 24  号： 8  ページ： 2703-2711  発行年： 2016年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： バンプレスフリップチップ3D集積化に適したハイブリッド容量結合相互接続(CCI)アレイを紹介した。ハイブリッドアレイ内部では,シングルエンドおよび共通の重心の両方微分CCIを一緒に挟み込まれたそれらの間のクロストークを相殺した。それ自身のクロストーク除去能力は,CCIは近くに配置することができ,このようにして面積効率を改善した。高利得,高コモンモード除去比受信機もコモンモードノイズによるジッタを最小化した。プロセス変動軌道バイアス回路はまた,受信機を提案した。測定は3×3pseudohybrid CCIアレイで提案したトランシーバは,最悪ケースクロストーク条件下でのみ84psまたは0.2単位区間クロストーク関連ジッタを生成することを検証した。アレイにおける九トランシーバの全部で20.79Gbit/sのデータ速度を達成し,僅か53 μW/Gb/sを消費する。チップは65nm CMOS技術で作製した。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *クロストーク ,  送受信機 ,  *相互接続 ,  受信機 ,  *三次元 ,  ジッタ ,  CMOS
準シソーラス用語： データレート ,  バイアス回路 ,  プロセス変動 ,  最小化 ,  コモンモード ,  三次元集積化 ,  *面積効率 ,  *容量結合 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (7件)： 3D ,  集積 ,  容量結合 ,  相互接続 ,  CH ,  面積効率 ,  クロストーク