文献

J-GLOBAL ID：201602266564281928   整理番号：16A1388233

時間予測可能不均一マルチコアプロセッサの待ち時間とカスタマイズNoC(ネットワークオンチップ)の最適化【Powered by NICT】

Optimizing Latencies and Customizing NoC of Time-Predictable Heterogeneous Multi-core Processor

著者 (4件)： Salcic Zoran ,  Nadeem Muhammad ,  Park Heejong ,  Teich Juergen
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： MCSoC  ページ： 233-240  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 時間予測可能不均一マルチコアプロセッサ(TP HMP)は,NoCに基づいており,標準FPGAチップに実装した。NoCが有界待ち時間,高スループットと低実装コストとTDMA MIN相互接続を用いた。TP HMPはソフト及びハード両リアルタイムシステムに適した同時GALS言語SystemJで書かれたプログラムの実行に使用されている。は,異なる形態の二種類のコアを使用し,プログラム制御フローと並行性を実行するスケジュールの静的解析に適している。特定の性能測定を達成するために用いる両タイプのコアの構成と数は,与えられた応用のための調整/最適化することができる。本論文では,TDMA MIN NoCの潜時,NoCと最適TDMAの物理的ポートにプロセッサコアのマッピングにおける結果の最適化に焦点を当てた。も産業自動化事例研究で用いたベンチマークプログラムのTP HMPの実行性能を解析した。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 事例研究 ,  *最適化 ,  ポート ,  TDMA ,  *待ち時間 ,  FPGA ,  相互接続 ,  *カスタム化 ,  実時間処理
準シソーラス用語： プロセッサコア ,  性能測定 ,  静的解析 ,  制御フロー ,  *ネットワークオンチップ ,  *マルチコアプロセッサ , 【Automatic Indexing@JST】

分類 (2件)： 図形・画像処理一般  (JE04010I) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (8件)： 予測 ,  不均一 ,  マルチコアプロセッサ ,  待ち時間 ,  カスタマイズ ,  NoC ,  ネットワークオンチップ ,  最適化