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J-GLOBAL ID:201602274277408899   整理番号:16A0913179

電圧制御型Ring-Delay Lineを用いた2次デルタシグマA/D変換器

2nd Order Delta-Sigma ADC using Voltage Controlled Ring-Delay Line
著者 (6件):
資料名:
巻: 116  号: 172(SDM2016 48-68)  ページ: 15-18  発行年: 2016年07月25日 
JST資料番号: S0532B  ISSN: 0913-5685  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 日本語 (JA)
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電圧制御型Ring-Delay Lineとカウンタ(TAD:Time Analog to Digital converter)を初段積分器とする2次デルタシグマA/D変換器を提案する。TADは,インバータによる偶数段の電圧制御型Ring-Delay Lineの内部状態を下位ビット,周回回数を上位ビットとして出力し,全てをデジタル回路で実現できる。量子化過程が入る積分器を初段とした場合,量子化過程が入るため,高次化しても1次ノイズシェーピング特性が支配的になる。しかしならTADを初段とすると,2次ノイズシェーピング特性を実現できる。シミュレーションにより高次特性を確認した。(著者抄録)
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分類 (1件):
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AD・DA変換回路 
引用文献 (7件):
  • [1] T. Watanabe and T. Terasawa, “All-digital A/D converter TAD with high-resolution and low-power for sensor/RF digitization,”Springer, Analog Integrated Circuits and Signal Processing, vol. 77, no. 3, pp. 449-457, Dec. 2013. \n
  • [2] T. Watanabe and T. Terasawa, “An all-digital ADC/TDC for sensor interface with TAD architecture in 0.18-mm digital CMOS,” Proc. 16th IEEE ICECS, 2009, pp. 219-222. \n
  • [3] T. Watanabe, et al., “An all-digital PLL using frequency multiplying/dividing number with decimals in 0.18-mm digital CMOS,” Proc. 2008 IEEE International Frequency Control Symposium, IFCS 2008, pp. 544-549. \n
  • [4] Y.Hou、T.Watanabe, M.Miyahara and A. Matuzawa,’’An all digital reconfigurable time-domain ADC for low-voltage sensor interfere in 65nm CMOS technology,’’ IEICE Trans. On Fundamentals, vol. E98-A, no.2pp.466-475, Feb.2015 \n
  • [5] 前澤宏一、松原渉、酒向万里生、水谷孝 : “高速化に適した周波数変調方式∆ΣADC”, http://www3.u-toyama.ac.jp/maezawa/Research/IPArev2.pdf \n
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