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J-GLOBAL ID：201602274380440350   整理番号：16A0336815

非同期クロック周期を用いた電力制約システムオンチップテストスケジューリング最適化【Powered by NICT】

Power-Constrained SoC Test Scheduling Optimization Using Asynchronous Clock Periods

著者 (2件)： Ling Li (School of Software Engineering, Tongji Univ., Shanghai) ,  Jiang Jianhui (School of Software Engineering, Tongji Univ., Shanghai)
資料名： Jisuanji Yanjiu yu Fazhan  (Jisuanji Yanjiu yu Fazhan)
巻： 52  号： 11  ページ： 2589-2598  発行年： 2015年 
JST資料番号： W0790A  ISSN： 1000-1239  CODEN： JYYFEY  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 超大規模集積(VLSI)回路の試験コストは試験適用時間(TAT)に高度に関係する。試験スケジューリングは,SoC,数十年間研究されてきた試験のTATを低減する効果的な技術である。しかし,増加する電力問題と結果は,電力指向型試験は必要かつ重要になってきた。電力制約付き試験スケジューリングは有望な方法の一つである。最近,各試験サイクルのクロック周期を変えることができる非同期クロック試験を開発し,単一回路用T AT削減に大きな可能性を示した。しかし,SoCテストスケジューリングのためにそのような特徴を適用して直接的ではない。従来の試験スケジューリングモデルを使用して劣る結果とより長いスケジューリング時間につながる可能性がある。非同期クロック試験と電力制約試験スケジューリング問題の特性を解析した後,クリークに基づくSoCテストスケジューリングのための非同期クロックを利用する方法を提案した。各試験間での資源制約は試験適合性グラフ(TCG)によって表されスケジューリング問題は,混合整数線形計画法(MILP)モデルを用いて作られた;。問題は最新の数理計画ソルバによって解いた。ITC’02ベンチマークの理論解析とシミュレーション実験の両方の結果は,テストスケジューリング手法を非同期クロックと組み合わせるTATを効果的に低減できると提案した方法は,スケジューリング問題をさらに最適化できることを示した。Data from the ScienceChina, LCAS. Translated by JST【Powered by NICT】

シソーラス用語： *スケジューリング ,  シミュレーション ,  適応性 ,  LSI【IC】 ,  ベンチマーク ,  *電力 ,  *クロック ,  超LSI ,  *最適化
準シソーラス用語： 理論解析 ,  ソルバ ,  混合整数線形計画法 ,  資源制約 ,  *システムオンチップ ,  *電力制限 , 【Automatic Indexing@JST】

分類 (1件)： 計算機網  (JC03000K)

タイトルに関連する用語 (5件)： 非同期 ,  クロック ,  周期 ,  電力制約 ,  最適化