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J-GLOBAL ID：201602278507677104   整理番号：16A0587017

性能とエネルギーを意識した不均一な3Dネットワークオンチップアーキテクチャ生成【Powered by NICT】

Performance and Energy Aware Inhomogeneous 3D Networks-on-Chip Architecture Generation

著者 (3件)： Agyeman Michael Opoku (Intel Embedded System Research group, Department of Computer Science and Engineering, The Chinese University of Hong Kong, Hong Kong) ,  Ahmadinia Ali (School of Engineering and Built Environment, Glasgow Caledonian University, Glasgow, Unites Kingdom) ,  Bagherzadeh Nader (Department of Electrical Engineering and Computer Science, University of California, Irvine, Irvine, CA)
資料名： IEEE Transactions on Parallel and Distributed Systems  (IEEE Transactions on Parallel and Distributed Systems)
巻： 27  号： 6  ページ： 1756-1769  発行年： 2016年 
JST資料番号： T0882A  ISSN： 1045-9219  CODEN： ITDSEO  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 最近,スルーシリコンビア(TSV)は,三次元ネットワークオンチップ(3D NoCs)における速い層間通信を提供するためにますますポピュラーになっている。しかし,TSVの面積オーバヘッドは均一な3D NoCトポロジーのような多数のTSVを用いた3Dアーキテクチャの設計に影響するウエハ利用と収率を低下させた。,3Dルータは,より多くのメモリが必要であり,それらは従来の2Dルータよりもより多くの電力飢え。もう一つの方法として,ハイブリッド3次元NoCは,限られた数のTSVを用いて,2Dおよび3Dルータアーキテクチャの面積と性能の両方の利点を組合せる。それらは異なる応用とそのNoC資源利用の動的通信パターンを考慮していないとして既存のハイブリッド構造は,より高いパケット遅延に悩まされている。NoC性能を犠牲にしないが,垂直接続が最小となるように著者らは,与えられた応用のためのハイブリッド3次元NoCトポロジーを体系的に生成する新しいアルゴリズムを提案した。提案したアルゴリズムは,目標とする応用を分析し,それらの利用に基づく垂直リンクとバッファ空間の再配分効率的にハイブリッドアーキテクチャを生成する。アルゴリズムを合成と様々な実世界交通パターンを用いて評価した。実験結果は,提案したアルゴリズムは,より低いエネルギー消費で最適化されたアーキテクチャと既存の解と比較してパケット遅延の有意な減少を生成することを示した。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： アルゴリズム ,  *計算機アーキテクチャ ,  最適化 ,  複合構造 ,  通信 ,  電力 ,  *三次元 ,  位相幾何学 ,  エネルギー消費
準シソーラス用語： ハイブリッドアーキテクチャ ,  パケット遅延 ,  資源利用 ,  *ネットワークオンチップ ,  シリコン貫通ビア , 【Automatic Indexing@JST】

分類 (1件)： ディジタル計算機方式一般  (JC02010O)

タイトルに関連する用語 (5件)： エネルギー ,  意識 ,  3D ,  ネットワークオンチップ ,  アーキテクチャ