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J-GLOBAL ID：201602281257909480   整理番号：16A0330271

65nm CMOSによる17.3dB利得を持つ広帯域47-67GHz LNA【Powered by NICT】

A broadband 47-67 GHz LNA with 17.3 dB gain in 65-nm CMOS

著者 (5件)： Wang Chong (Inst. of RF-& OE-ICs, Southeast Univ., Nanjing) ,  Li Zhiqun (Inst. of RF-& OE-ICs, Southeast Univ., Nanjing) ,  Li Qin (Inst. of RF-& OE-ICs, Southeast Univ., Nanjing) ,  Liu Yang (Inst. of RF-& OE-ICs, Southeast Univ., Nanjing) ,  Wang Zhigong (Inst. of RF-& OE-ICs, Southeast Univ., Nanjing)
資料名： Journal of Semiconductors  (Journal of Semiconductors)
巻： 36  号： 10  ページ： 105010-1-105010-6  発行年： 2015年 
JST資料番号： C2377A  ISSN： 1674-4926  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 英語 (EN)

抄録/ポイント： 65nm CMOS技術による17.3dB利得を持つ広帯域47-67GHz低雑音増幅器(LNA)を提案した。ミリ波回路の特徴について説明し,設計方法論について考察した。LNAの広帯域入力整合をソース誘導縮退,低いGHz領域における狭帯域がゲート-ドレイン容量,C(Gd)の存在のために,ミリ波周波数における広帯域により達成された。雑音指数(NF)を最小にするために,LNAは,最初の段階でカスコードよりもむしろ共通ソース(CS)構造を用い,雑音整合原理を探求した。LNAの最後の2段階は,カスコード構造を用いて電力利得を増加させる。共通ゲート(CG)トランジスタでのゲートインダクタの利得ブースト効果の解析も行った。段階間のT整合回路は,帯域幅を拡大することを意図している。すべてのオンチップインダクタと伝送線路設計の成功を保証するためにはモデル化しシミュレーションを3次元電磁(EM)シミュレーションツールを用いた。測定の結果,LNAは60GHzで17.3dBの最大利得を達成することを示し,一方,3dB帯域幅は20GHz(47-67 GHz)である,59-64GHzのバンドを含む,最小雑音指数は,62GHzで-4.9dBである。LNAは1.2V電源から19mAの電流を吸収し,チップは,パッドを含む900×550μm~2の面積を占めた。Data from the ScienceChina, LCAS. Translated by JST【Powered by NICT】

シソーラス用語： モデリング ,  雑音 ,  帯域幅 ,  *広帯域 ,  三次元 ,  雑音指数 ,  低雑音増幅器 ,  狭帯域 ,  整合器 ,  EHF波 ,  *利得 ,  *CMOS
準シソーラス用語： 電源 ,  パワーゲイン ,  カスコード , 【Automatic Indexing@JST】

分類 (1件)： 増幅回路  (NC05040U)

タイトルに関連する用語 (4件)： CMOS ,  利得 ,  広帯域 ,  LNA