特許

J-GLOBAL ID：201603006989144684

半導体装置

発明者： 飯島 正章 ,  出口 光宏
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 特許業務法人深見特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2016-015494
公開番号（公開出願番号）：特開2016-123111
出願日： 2016年01月29日
公開日（公表日）： 2016年07月07日
要約：

【課題】広い周波数範囲に対してストローブ信号の正確な遅延量の調整を可能にするとともに、セットアップ・マージンテストを行えるようにする。【解決手段】半導体装置1に設けられたインターフェース回路5は、外部メモリ装置2から受信したストローブ信号DQSを遅延させる遅延回路25を含む。遅延回路25は、複数の遅延素子DEを有する粗調整用の第1の調整回路26と、微調整用の第2の調整回路27とを含む。第1の調整回路26は、複数の遅延素子DEの一部と並列に接続され、並列接続された一部の遅延素子全体の遅延量よりも小さい遅延量を有するバイパス線と、上記複数の遅延素子DEの一部を通過したストローブ信号DQS、もしくは、並列接続されたバイパス線を通過したストローブ信号DQSを選択し出力するセレクタ54〜57とを含む。【選択図】図19

請求項（抜粋）：

外部のメモリ装置からデータ信号およびストローブ信号を受信するバッファと、 前記受信した前記ストローブ信号を遅延させる遅延回路と、 前記遅延回路による遅延後の前記ストローブ信号のエッジのタイミングで、前記データ信号をサンプリングするデータ検出回路と、を含み、 前記遅延回路は、 複数の遅延素子を有し、前記ストローブ信号の遅延量を、複数段階に調整する第1の調整回路と、 前記第1の調整回路と直列に接続され、前記ストローブ信号の遅延量を、前記第1の調整回路よりも細かい精度で調整可能な第2の調整回路と、を有し、 前記第1の調整回路は、 前記複数の遅延素子の一部と並列に接続され、並列接続された一部の遅延素子全体の遅延量よりも小さい遅延量を有するバイパス線と、 前記複数の遅延素子の一部を通過した前記ストローブ信号、もしくは、前記並列接続されたバイパス線を通過した前記ストローブ信号を選択し出力するセレクタと、 を備えるインターフェース回路を有する半導体装置。

IPC (5件)：

H03K 5/00 ,  H03K 5/131 ,  G11C 11/407 ,  G06F 12/00 ,  G06F 1/08

FI (5件)：

H03K5/00 V ,  H03K5/13 A ,  G11C11/34 354C ,  G06F12/00 564D ,  G06F1/08 510

Fターム (19件)：

5B060CC01 ,  5J001AA11 ,  5J001CC03 ,  5J001DD01 ,  5J001DD09 ,  5M024AA55 ,  5M024BB27 ,  5M024BB34 ,  5M024DD83 ,  5M024GG01 ,  5M024JJ03 ,  5M024JJ04 ,  5M024JJ34 ,  5M024JJ38 ,  5M024KK35 ,  5M024MM02 ,  5M024PP01 ,  5M024PP02 ,  5M024PP07