特許
J-GLOBAL ID：201603007002355286
計算機システム及びその制御方法
発明者：
,
出願人/特許権者：
代理人 (2件)：
大賀 眞司
, 百本 宏之
公報種別：特許公報
出願番号（国際出願番号）：特願2014-555651
特許番号：特許第5909566号
出願日： 2012年05月18日
請求項（抜粋）：
【請求項1】 互いに接続された第1のコントローラと第2のコントローラとを備え、
前記第1のコントローラは、第1のプロセッサと、第1の共有メモリとを含み、前記第2のコントローラは、第2のプロセッサと、第2の共有メモリとを含み、
前記第1のプロセッサは、
第1のプロセスの処理のために、優先処理である前記第2のプロセッサによる前記第2の共有メモリへの優先アクセスが必要な場合、前記第2のプロセッサに対する前記第2の共有メモリへのアクセスを第1の依頼内容とし、優先処理を必要とする前記第1の依頼内容を含む第1の依頼情報を前記第2のコントローラに送信し、前記第2のプロセッサから前記第1の依頼情報に対する完了応答を受けてから前記第1のプロセスとは異なるプロセスを処理し、
第2のプロセスの処理のために、前記第2のプロセッサによる優先処理を必要としないプロセスの処理が必要な場合、前記第2のプロセッサに対する前記優先処理を必要としないプロセスを第2の依頼内容とし、前記第2の依頼内容を含む第2の依頼情報を前記第2のコントローラに送信し、前記第2のプロセッサからの前記第2の依頼情報に対する完了応答を待たずに前記第2のプロセスとは異なるプロセスを処理し、
前記第2のプロセッサは、
前記第1の依頼内容を、前記第2のプロセッサが処理するプロセスよりも優先して処理し、前記第2の依頼内容を、任意のタイミングで処理する、
ように構成されたシステム。
IPC (3件)：
G06F 3/06 ( 200 6.01)
, G06F 13/10 ( 200 6.01)
, G06F 13/26 ( 200 6.01)
G06F 3/06 301 G
, G06F 3/06 301 E
, G06F 13/10 340 A
, G06F 13/26
