特許
J-GLOBAL ID：201603007765498339
画像処理装置、画像処理装置の制御方法、及びプログラム
発明者：
出願人/特許権者：
代理人 (2件)：
高岡 亮一
, 小田 直
公報種別：公開公報
出願番号（国際出願番号）：特願2015-006905
公開番号（公開出願番号）：特開2016-133898
出願日： 2015年01月16日
公開日（公表日）： 2016年07月25日
要約：
【課題】FPGA共用構成において、複数のCPU(制御部)からファブリックのコンフィギュレーションを行うことができる画像処理装置を提供する。【解決手段】この画像処理装置は、第1の制御部と、第2の制御部と、それらと接続する回路構成を書き換え可能なプログラマブル処理部と、を備える画像処理装置である。第1の制御部は、プログラマブル処理部の第1の領域に第1の回路を構成するための回路情報から、第2の制御部に所定の処理の実行を依頼する際に必要な第1の回路情報を前記第2の制御部に転送する。第2の制御部は、第1の制御部から転送された第1の回路情報を受信し、受信した第1の回路情報およびプログラマブル処理部の第2の領域に、第2の制御部が第1の領域に第1の回路を構成できるような第2の回路を構成するための第2の回路情報を記憶し、第1および第2の回路情報を用いてそれぞれ第1および第2の回路を構成する。【選択図】 図6
請求項（抜粋）：
第1の制御部と、第2の制御部と、前記第1および第2の制御部と接続する回路構成を書き換え可能なプログラマブル処理部と、を備える画像処理装置であって、
前記第1の制御部は、
前記プログラマブル処理部の第1の領域に第1の回路を構成するための回路情報を格納する格納手段と、
前記第2の制御部に所定の処理の実行を依頼する依頼手段と、
前記格納手段に格納した前記回路情報から前記所定の処理の実行に必要な第1の回路情報を前記第2の制御部に転送する転送手段と、
を備え、
前記第2の制御部は、
前記第1の制御部から転送された前記第1の回路情報を受信する受信手段と、
前記受信手段により受信した前記第1の回路情報を記憶する第1の記憶手段と、
前記プログラマブル処理部の第2の領域に、前記第2の制御部が前記第1の領域に前記第1の回路を構成できるような第2の回路を構成するための第2の回路情報を記憶する第2の記憶手段と、
前記第1の回路情報を用いて前記第1の領域に前記第1の回路を構成し、前記第2の回路情報を用いて前記第2の領域に前記第2の回路を構成する制御手段と、
を備える
ことを特徴とする画像処理装置。
IPC (3件)：
G06F 13/14
, H03K 19/173
, G06F 3/00
G06F13/14 330E
, H03K19/173 101
, G06F13/14 330B
, G06F3/00 T
