特許
J-GLOBAL ID：201603008308432698
MEMS表示デバイス用のラッチ回路
発明者：
,
出願人/特許権者：
代理人 (3件)：
村山 靖彦
, 実広 信哉
, 阿部 達彦
公報種別：特許公報
出願番号（国際出願番号）：特願2014-513703
特許番号：特許第5851594号
出願日： 2012年05月31日
請求項（抜粋）：
【請求項1】 アレイ状に配置された複数のMEMSデバイス、および
データを通信し、前記MEMSデバイスに電圧を送るために前記複数のMEMSデバイスに結合するn型トランジスタのみ、またはp型トランジスタのみを含む制御マトリクス
を含む、装置であって、
前記制御マトリクスは、各MEMSデバイスにおいて、
第1の出力端子と第2の出力端子の電圧レベルの差を維持するように構成されたラッチを含み、前記ラッチは、
第1の事前充電トランジスタおよび第1の出力端子放電トランジスタであって、前記第1の事前充電トランジスタのソース又はドレイン端子および前記第1の出力端子放電トランジスタのソース又はドレイン端子が前記第1の出力端子に結合されている、前記第1の事前充電トランジスタおよび前記第1の出力端子放電トランジスタと、
第2の事前充電トランジスタおよび第2の出力端子放電トランジスタであって、前記第2の事前充電トランジスタのソース又はドレイン端子および前記第2の出力端子放電トランジスタのソース又はドレイン端子が前記第2の出力端子に結合されている、前記第2の事前充電トランジスタおよび前記第2の出力端子放電トランジスタと、
ピクセル放電トランジスタであって、前記ピクセル放電トランジスタのソース又はドレイン端子が、前記第1の出力端子放電トランジスタのソース又はドレイン端子の他方および前記第2の出力端子放電トランジスタのゲート端子と結合されている、前記ピクセル放電トランジスタと
を含み、前記ラッチは、
前記第1の出力端子放電トランジスタのゲートに印加される前記第2の出力端子の電圧レベルに基づいて、前記第1の出力端子放電トランジスタの状態が制御されるように構成される、装置。
IPC (3件)：
G09G 3/34 ( 200 6.01)
, G09G 3/20 ( 200 6.01)
, G02B 26/02 ( 200 6.01)
G09G 3/34 Z
, G09G 3/20 624 B
, G09G 3/20 621 F
, G09G 3/20 622 D
, G09G 3/20 621 A
, G02B 26/02 B
