特許
J-GLOBAL ID：201603009726826836

LSI設計支援装置及びLSI設計方法

発明者：
鈴木 啓一

鈴木 啓一 について


出願人/特許権者：
ルネサスエレクトロニクス株式会社

ルネサスエレクトロニクス株式会社 について


代理人 (1件)： 玉村 静世
公報種別：特許公報
出願番号（国際出願番号）：特願2012-089912
公開番号（公開出願番号）：特開2013-218591
特許番号：特許第5988660号
出願日： 2012年04月11日
公開日（公表日）： 2013年10月24日
請求項（抜粋）：
【請求項1】 論理ゲートとFETを含む回路のネットリストが入力され、 前記ネットリストに含まれる複数の信号ネットのうち、複数のFETのソースまたはドレインにのみ接続されている信号ネットを対象ネットとし、全ての対象ネットのそれぞれについて、 前記対象ネットを起点としFETのドレインからソースへの経路を経て接地ネットに達する経路を抽出し、前記経路内のFETに対して論理モデル化を行い、前記経路内のFETのゲートと前記対象ネットとを入力とし前記接地ネットを出力とするGND側ブール式を抽出し、 前記対象ネットを起点としFETのドレインからソースへの経路を経て電源ネットまたはFET以外が接続される信号ネットに達する経路を抽出し、前記経路内のFETに対して論理モデル化を行い、前記経路内のFETのゲートを入力とし前記対象ネットを出力とするPWR側ブール式を抽出し、 前記GND側ブール式と前記PWR側ブール式を前記対象ネットで結合したブール式を貫通条件関数とし、 前記ネットリストから、前記貫通条件関数に入力を供給する部分的なネットリストの機能を表すブール式を抽出して貫通条件判定ブール式とし、 前記ネットリストにおいて、電源端子を論理値1に置き換え、P型FETをゲートに論理値0が入力されたときにソースに入力された論理値をドレインに出力する論理ゲートに置き換え、N型FETをゲートに論理値1が入力されたときにドレインに入力された論理値をソースに出力する論理ゲートに置き換える論理モデル化を行うことによって、前記貫通条件関数と前記貫通条件判定ブール式とを求め、 前記貫通条件判定ブール式を、論理的等価性を保って縮退した結果に基づいて前記貫通条件関数から論理値1が出力される条件の有無を判定することにより、前記ネットリストに含まれる接地されている前記FETに定常的な貫通電流を発生させる前記ネットリストの論理状態の有無を判定し、前記PWR側ブール式と前記GND側ブール式とがともに論理値1となる条件が存在する場合に、定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する、LSI設計支援装置。
IPC (2件)：
G06F 17/50 ( 200 6.01) ,  H01L 21/82 ( 200 6.01)
FI (4件)：
G06F 17/50 664 Z ,  G06F 17/50 666 T ,  G06F 17/50 666 Z ,  H01L 21/82 T
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM