DRAM基盤の再構成可能なロジック装置及び方法

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出願人/特許権者：
代理人 (1件)：特許業務法人共生国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2015-245493
公開番号（公開出願番号）：特開2016-123092
出願日： 2015年12月16日
公開日（公表日）： 2016年07月07日
要約：

【課題】再構成可能なプロセシングロジックを通じて計算速度を向上させ、電源要求を減少させる再構成可能なロジック装置を提供する。【解決手段】装置は、複数のメモリサブアレイを含むメモリアレイを含む。少なくとも1つのサブアレイは、再構成可能なルックアップテーブルとして配列される。再構成可能なルックアップテーブルは、データを格納する複数のメモリセル202、入力信号の集合に基づいてメモリセルの1つ以上の行を活性化するローカル行デコーダ204及び少なくとも1つの入力信号に基づいてメモリセルの行のサブ集合を選択するために構成されたローカルライン選択器208を含む。【選択図】図2

請求項（抜粋）：

複数のメモリサブアレイを有するメモリアレイを含み、前記メモリサブアレイの中の少なくとも1つは、再構成可能なルックアップテーブルとして配列され、前記再構成可能なルックアップテーブルは、データを格納する複数のメモリセルと、入力信号の集合に基づいてメモリセルの1つ以上の行を活性化するローカル行デコーダと、少なくとも1つの入力信号に基づいてメモリセルの行のサブ集合を選択するために構成されたローカルライン選択器と、を含むことを特徴とする再構成可能なロジック装置。

IPC (5件)：

H03K 19/177 , G06F 15/78 , H03K 19/173 , H01L 21/82 , G06F 7/00

FI (5件)：

H03K19/177 , G06F15/78 560 , H03K19/173 101 , H01L21/82 A , G06F7/00 204

Fターム (14件)：

5B062DD09 , 5F064AA08 , 5F064BB09 , 5F064BB13 , 5F064BB14 , 5F064BB15 , 5F064BB37 , 5F064FF04 , 5F064FF26 , 5J042BA02 , 5J042BA11 , 5J042CA20 , 5J042DA02 , 5J042DA03

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