特許
J-GLOBAL ID：201603010661165053

半導体装置およびその製造方法

発明者：
小林 研也

小林 研也 について

, 
西口 俊史

西口 俊史 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2014-201645
公開番号（公開出願番号）：特開2016-072482
出願日： 2014年09月30日
公開日（公表日）： 2016年05月09日
要約：
【課題】高耐圧化と低オン抵抗化とのトレードオフ関係を改善する。【解決手段】実施形態の半導体装置は、第1半導体領域と、前記第1半導体領域の上に選択的に設けられた第2半導体領域と、前記第2半導体領域の上に選択的に設けられた第3半導体領域と、前記第3半導体領域の上に設けられ、前記第3半導体領域に電気的に接続された第1電極と、前記第1半導体領域の下に設けられ、前記第1半導体領域に電気的に接続された第2電極と、前記第1半導体領域、前記第2半導体領域、および前記第3半導体領域に絶縁膜を介して設けられた第3電極と、前記第3電極よりも前記第2電極の側に設けられ、前記第1半導体領域に前記絶縁膜を介して設けられ、前記第3電極から前記第2電極に向かう方向に対して交差する方向における幅が3つ以上あり、前記幅が前記第3電極の側から前記第2電極の側に向かうにつれ段階的に狭くなる第4電極と、を備える。【選択図】図1
請求項（抜粋）：
第1導電形の第1半導体領域と、 前記第1半導体領域の上に選択的に設けられた第2導電形の第2半導体領域と、 前記第2半導体領域の上に選択的に設けられた第1導電形の第3半導体領域と、 前記第3半導体領域の上に設けられ、前記第3半導体領域に電気的に接続された第1電極と、 前記第1半導体領域の下に設けられ、前記第1半導体領域に電気的に接続された第2電極と、 前記第1半導体領域、前記第2半導体領域、および前記第3半導体領域に絶縁膜を介して設けられた第3電極と、 前記第3電極よりも前記第2電極の側に設けられ、前記第1半導体領域に前記絶縁膜を介して設けられ、前記第3電極から前記第2電極に向かう方向に対して交差する方向における幅が3つ以上あり、前記幅が前記第3電極の側から前記第2電極の側に向かうにつれ段階的に狭くなる第4電極と、 を備えた半導体装置。
IPC (9件)：
H01L 29/06 ,  H01L 29/78 ,  H01L 21/336 ,  H01L 29/41 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 21/265 ,  H01L 21/316 ,  H01L 21/318
FI (13件)：
H01L29/78 652P ,  H01L29/78 653A ,  H01L29/78 658F ,  H01L29/06 301F ,  H01L29/44 Y ,  H01L29/58 G ,  H01L21/265 V ,  H01L21/265 W ,  H01L21/316 S ,  H01L21/316 X ,  H01L21/316 M ,  H01L21/318 B ,  H01L21/318 M
Fターム (34件)：
4M104AA01 ,  4M104AA03 ,  4M104AA04 ,  4M104BB01 ,  4M104BB02 ,  4M104BB05 ,  4M104BB09 ,  4M104BB14 ,  4M104BB18 ,  4M104DD08 ,  4M104DD09 ,  4M104DD13 ,  4M104DD16 ,  4M104DD43 ,  4M104EE02 ,  4M104EE09 ,  4M104EE12 ,  4M104FF02 ,  4M104FF04 ,  4M104FF06 ,  4M104FF10 ,  4M104GG09 ,  4M104HH20 ,  5F058BA01 ,  5F058BC02 ,  5F058BC08 ,  5F058BD04 ,  5F058BD10 ,  5F058BE03 ,  5F058BE04 ,  5F058BF03 ,  5F058BF04 ,  5F058BF62 ,  5F058BJ06
引用特許：
審査官引用 (1件)
  • 半導体装置の製造方法
    公報種別：公開公報   出願番号：特願2005-013588   出願人：富士電機デバイステクノロジー株式会社

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