特許

J-GLOBAL ID：201603014204879216

半導体記憶装置

発明者： 笹子 佳孝 ,  小田部 晃
出願人/特許権者： 株式会社日立製作所
代理人 (3件)： 平木 祐輔 ,  関谷 三男 ,  渡辺 敏章
公報種別：特許公報
出願番号（国際出願番号）：特願2012-104701
公開番号（公開出願番号）：特開2013-232587
特許番号：特許第5903326号
出願日： 2012年05月01日
公開日（公表日）： 2013年11月14日
請求項（抜粋）：

【請求項1】 セルゲート電極と、 前記セルゲート電極の表面に形成されたゲート絶縁膜と、 前記ゲート絶縁膜を介して前記セルゲート電極に接続され、前記セルゲート電極に対する印加電位によって導通状態と絶縁状態を制御することができる、チャネル半導体層と、 前記チャネル半導体層と接続された第1拡散層と、 前記チャネル半導体層のうち前記ゲート絶縁膜が表面に形成されていない部分において前記チャネル半導体層と電気的に接続された抵抗変化材料層と、 前記抵抗変化材料層と接続された金属配線と、 前記第1拡散層、前記セルゲート電極、および前記金属配線に給電する金属配線層と、 を備え、 前記抵抗変化材料層と前記チャネル半導体層は、前記第1拡散層と前記金属配線の間で直列接続となるように構成されている ことを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/105 ( 200 6.01) ,  H01L 45/00 ( 200 6.01)

FI (2件)：

H01L 27/10 448 ,  H01L 45/00 A