特許

J-GLOBAL ID：201603014958342294

半導体装置

発明者： 田中 文悟 ,  末代 知子 ,  押野 雄一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2014-173984
公開番号（公開出願番号）：特開2016-048770
出願日： 2014年08月28日
公開日（公表日）： 2016年04月07日
要約：

【課題】ゲート電極に誘起される負電荷を低減可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第2導電形の第1半導体領域と、第1導電形の第2半導体領域と、第2導電形の第3半導体領域と、第1導電形の第4半導体領域と、ゲート電極と、を備える。第3半導体領域は、第2半導体領域上に設けられている。ゲート電極は、第2半導体領域、第3半導体領域、および第4半導体領域と、第1絶縁膜を介して設けられている。第2半導体領域には、第1領域と、第2領域と、が設けられている。第1領域は、第3半導体領域および第1絶縁膜に隣接している。第2領域は、第1領域および第3半導体領域に隣接している。第2領域は、第1領域よりも第1絶縁膜から離れている。第2領域の第1導電形の不純物濃度は、第1領域の第1導電形の不純物濃度よりも低い。【選択図】図1

請求項（抜粋）：

第2導電形の第1半導体領域と、 前記第1半導体領域上に設けられた第1導電形の第2半導体領域と、 前記第2半導体領域上に設けられた第2導電形の第3半導体領域と、 前記第3半導体領域上に設けられた第1導電形の第4半導体領域と、 前記第2半導体領域、前記第3半導体領域、および前記第4半導体領域に、第1絶縁膜を介して設けられたゲート電極と、 前記第2半導体領域において、前記第3半導体領域および前記第1絶縁膜に隣接する第1領域と、前記第1領域および第3半導体領域に隣接し、前記第1領域よりも前記第1絶縁膜から離れた、前記第1領域の第1導電形の不純物濃度よりも第1導電形の不純物濃度が低い第2領域と、 を備えた半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 29/739

FI (3件)：

H01L29/78 652J ,  H01L29/78 653C ,  H01L29/78 655A