特許
J-GLOBAL ID：201603014984609576
浮動小数点加算を実行するための装置および方法
発明者：
出願人/特許権者：
代理人 (5件)：
特許業務法人浅村特許事務所
, 浅村 皓
, 浅村 肇
, 岩見 晶啓
, 清水 邦明
公報種別：特許公報
出願番号（国際出願番号）：特願2012-031642
公開番号（公開出願番号）：特開2012-174269
特許番号：特許第6001276号
出願日： 2012年02月16日
公開日（公表日）： 2012年09月10日
請求項（抜粋）：
【請求項1】 結果Rを得るためにオペランドAおよびオペランドBに加算演算を実行する装置であって、前記オペランドA、前記オペランドB、および前記結果Rは、仮数部および指数を各々有する浮動小数点値である、装置であって、
前記オペランドAおよび前記オペランドBに異符号加算を実行することにより生成される出力に存在するであろう先行するゼロの個数の予測に基づいてシフト表示を生成するように構成された予測回路と、
前記仮数部の加算の前に、前記オペランドAおよび前記オペランドBの両方の前記仮数部にシフト演算を実行するように構成され、前記シフト演算は、前記オペランドAおよび前記オペランドBに対して修正された仮数部を生成するために、前記シフト表示による決定に応じて、前記オペランドAおよび前記オペランドBの両方の前記仮数部の最上位ビットのいくつかを廃棄するように作用する、結果前正規化回路と、
前記オペランドAおよび前記オペランドBの前記指数を参照して、先行ビット相殺状態の存在を検出するように構成されたオペランド解析回路と、
前記先行ビット相殺状態の存在下で、前記結果Rの前記仮数部を生成するために、前記オペランドAおよび前記オペランドBに対する前記修正された仮数部の加算を実行するように構成された加算回路と、
を備え、
前記加算回路は、前記先行ビット相殺状態の不存在下で、前記結果Rの前記仮数部を生成するために、前記結果前正規化回路によって生成された前記修正された仮数部を使用することなく、前記オペランドAおよび前記オペランドBの両方の前記仮数部の加算を実行し、
前記オペランドBは2つの浮動小数点オペランドに乗算演算を実行した結果であり、前記オペランドBは、前記結果Rが融合乗算累積演算の結果を表すように、入力として丸められない状態で前記装置に提供され、
前記結果Rの前記仮数部は、Nビットを有しており、前記オペランドBの前記仮数部は、丸められない状態に起因してNビットよりも多いビット数を有しており、
前記加算回路は、前記加算の実行時、挿入丸めを実行して丸め増分値を加算するように構成され、
前記加算回路の前に前記結果前正規化回路が動作することにより、前記オペランドAおよび前記オペランドBの前記修正された仮数部が、前記挿入丸めに対して正しく整置されることを確実にする装置。
IPC (2件)：
G06F 7/499 ( 200 6.01)
, G06F 7/485 ( 200 6.01)
G06F 7/499 101
, G06F 7/485
出願人引用 (5件)
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審査官引用 (6件)
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