特許

J-GLOBAL ID：201603015585642230

半導体装置の製造方法

発明者： ルポ リオネル
出願人/特許権者： マイクロン テクノロジー, インク.
代理人 (3件)： 鷲頭 光宏 ,  緒方 和文 ,  黒瀬 泰之
公報種別：公開公報
出願番号（国際出願番号）：特願2014-156666
公開番号（公開出願番号）：特開2016-033968
出願日： 2014年07月31日
公開日（公表日）： 2016年03月10日
要約：

【課題】第1及び第2マスクパターンのマスク厚のばらつきを解消する。【解決手段】第1塗布膜230をパターニングして第1マスクパターンを形成する。次に、第1マスクパターンを覆う犠牲膜245を成膜し、犠牲膜245上に第2塗布膜250を成膜し、犠牲膜245の上面が露出するように第2塗布膜250をエッチバックすることにより犠牲膜245の凹部に埋め込まれた第2塗布膜250からなる第2マスクパターンを形成する。次に、犠牲膜245をエッチングした後、第1マスクパターンと第2マスクパターンとの組み合わせをエッチングマスクとして第3マスク絶縁層225及び第2マスク絶縁層220をエッチングする。さらに、第1及び第2マスクパターンを除去し、第2マスク絶縁層220をエッチングマスクとして第1マスク絶縁層215をエッチングし、さらに第1マスク絶縁層215をエッチングマスクとして被エッチング膜210をエッチングする。【選択図】図14

請求項（抜粋）：

被エッチング膜上に第1マスク絶縁層、第2マスク絶縁層、第3マスク絶縁層及び第1塗布膜を順に成膜する工程と、 前記第1塗布膜をパターニングして第1マスクパターンを形成する工程と、 前記第1マスクパターンの上面及び側面並びに前記第3マスク絶縁層の露出面を覆う犠牲膜を成膜する工程と、 前記犠牲膜上に第2塗布膜を成膜する工程と、 前記第2塗布膜をエッチバックして前記犠牲膜の凹部だけに前記第2塗布膜を残すことにより前記第2塗布膜からなる第2マスクパターンを形成する工程と、 前記犠牲膜をエッチングして前記第1マスクパターン又は前記第2マスクパターンと重ならない前記第3マスク絶縁層を露出させる工程と、 前記第1マスクパターンと前記第2マスクパターンとの組み合わせをエッチングマスクとして用いて前記第3マスク絶縁層及び前記第2マスク絶縁層をエッチングする工程と、 前記第1及び第2マスクパターンを除去する工程と、 前記第2マスク絶縁層をエッチングマスクとして用いて前記第1マスク絶縁層をエッチングする工程と、 前記第1マスク絶縁層をエッチングマスクとして用いて前記被エッチング膜をエッチングする工程とを備えることを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/306 ,  H01L 21/76 ,  H01L 21/824 ,  H01L 27/108

FI (4件)：

H01L21/302 105A ,  H01L21/76 L ,  H01L27/10 621C ,  H01L27/10 671B

Fターム (35件)：

5F004AA16 ,  5F004DA26 ,  5F004DB00 ,  5F004DB01 ,  5F004DB23 ,  5F004DB30 ,  5F004EA01 ,  5F004EA03 ,  5F004EA06 ,  5F004EA07 ,  5F004EA22 ,  5F004EB04 ,  5F032AA34 ,  5F032CA14 ,  5F032CA17 ,  5F032DA01 ,  5F032DA02 ,  5F032DA10 ,  5F032DA23 ,  5F032DA25 ,  5F083AD04 ,  5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083AD56 ,  5F083GA27 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083MA18 ,  5F083MA20 ,  5F083NA01 ,  5F083PR06 ,  5F083PR07 ,  5F083PR09