特許
J-GLOBAL ID：201603016583838966
ウェハレベルパッケージされた回路デバイスのための集積型接合ラインスペーサ
発明者：
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出願人/特許権者：
代理人 (1件)：
特許業務法人YKI国際特許事務所
公報種別：公表公報
出願番号（国際出願番号）：特願2015-541791
公開番号（公開出願番号）：特表2016-504757
出願日： 2013年10月23日
公開日（公表日）： 2016年02月12日
要約：
ウェハレベルパッケージされた回路デバイスを形成する方法は、デバイスウェハを形成するステップを含み、当該デバイスウェハは、当該デバイスウェハの基板の第1の領域に残された第1の1以上の材料層の群を含む。前記方法は、さらに、前記デバイスウェハに取り付けられるように構成されたキャップウェハを形成するステップを含み、当該キャップウェハは、当該キャップウェハの基板の第2の領域に残された第2の1以上の材料層の群を含む。そして、前記デバイスウェハと前記キャップウェハとを接合した時に、前記第1の1以上の材料層の群と前記第2の1以上の材料層の群との結合層により、集積型接合ギャップ調整構造が画定される。
請求項（抜粋）：
ウェハレベルパッケージされた回路デバイスを形成する方法であって、
デバイスウェハを形成するステップを含み、当該デバイスウェハが、当該デバイスウェハの基板の第1の領域に残された第1の1以上の材料層の群を含み、前記方法が、さらに、
前記デバイスウェハに取り付けられるように構成されたキャップウェハを形成するステップを含み、当該キャップウェハが、当該キャップウェハの基板の第2の領域に残された第2の1以上の材料層の群を含み、
前記デバイスウェハと前記キャップウェハとを接合した時に、前記第1の1以上の材料層の群と前記第2の1以上の材料層の群との結合層により、集積型接合ギャップ調整構造が画定される、前記方法。
IPC (5件)：
H01L 23/02
, H01L 23/10
, H01L 23/26
, B81C 3/00
, H01L 21/02
H01L23/02 K
, H01L23/02 C
, H01L23/10 B
, H01L23/26
, B81C3/00
, H01L21/02 B
3C081AA18
, 3C081BA30
, 3C081BA33
, 3C081CA05
, 3C081CA13
, 3C081CA31
, 3C081CA32
, 3C081CA42
, 3C081CA44
, 3C081DA03
, 3C081DA21
, 3C081DA22
, 3C081DA27
, 3C081DA31
, 3C081EA01
