特許
J-GLOBAL ID：201603020145912506

半導体記憶装置

発明者：
黒川 義元

黒川 義元 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：特許公報
出願番号（国際出願番号）：特願2012-125587
公開番号（公開出願番号）：特開2013-016244
特許番号：特許第6012263号
出願日： 2012年06月01日
公開日（公表日）： 2013年01月24日
請求項（抜粋）：
【請求項1】 タグフィールドとデータフィールドを含むラインをk(kは2以上の自然数)行備えるアレイが、j(jは2以上の自然数)個設けられたセットを、i(iは自然数)個備える記憶部と、 i個の比較回路と、i個の前記比較回路およびi個の前記セットが接続される選択回路と、を備える比較部と、 前記選択回路と接続され、アドレスまたは/およびアドレスで特定されるメインデータが入力される外部入力端子と、キャッシュミス信号若しくはキャッシュヒット信号およびメインデータを出力する外部出力端子と、を備える制御回路と、を有し、 i個の前記セットの各々は、前記制御回路と接続され、 i個の前記比較回路の各々は、前記制御回路と接続され、 i個の前記セットの一は、i個の前記比較回路の一と接続されてi個の対をなし、 前記ラインは、前記アドレスの第1のビット列のいずれかにあらかじめ割り当てられ、 前記タグフィールドは、前記アドレスの第2のビット列を格納し、 前記データフィールドは、前記アドレスで特定されるメインデータを格納し、 前記比較部は、前記制御回路が選択するラインのタグフィールドと、前記制御回路から入力されるアドレスの第2のビット列とを比較して、一致しない場合はキャッシュミス信号を、一致する場合はキャッシュヒット信号と前記ラインのデータフィールドに格納されたメインデータとを、前記制御回路に出力する機能を有し、 前記制御回路は、 前記外部入力端子から入力されるアドレス信号または前記比較部から入力される前記キャッシュミス信号に応じて、前記入力されるアドレスの第1のビット列に割り当てられたラインを選択するライン選択信号およびj個の前記アレイから一を順番に選択するアレイ選択信号を記憶部に出力し、前記入力されるアドレスの第2のビット列を前記比較回路に出力する機能と、 前記アレイ選択信号をj個の前記アレイの全てについて出力した後に前記比較部から入力される前記キャッシュミス信号に応じて、キャッシュミス信号を前記外部出力端子に出力する機能と、 前記比較部から入力される前記キャッシュヒット信号に応じて、前記キャッシュヒット信号および前記メインデータを前記外部出力端子に出力する機能と、を有し、 j個の前記アレイは、開閉器を介して直列に接続され、 j個の前記アレイの一に含まれる第1のトランジスタは、前記開閉器に含まれる第2のトランジスタを介して、j個の前記アレイの別の一に含まれる第3のトランジスタと電気的に接続され、 前記第1のトランジスタのチャネル形成領域と、前記第3のトランジスタのチャネル形成領域とは、シリコン単結晶基板に設けられ、 前記第2のトランジスタは、絶縁層を介して、前記第1のトランジスタ上および前記第3のトランジスタ上に設けられ、 前記第2のトランジスタは、酸化物半導体層と、前記酸化物半導体層と接する領域を有する第1の電極と、前記酸化物半導体層と接する領域を有する第2の電極と、を有し、 前記第1の電極は、前記絶縁層に設けられた第1の開口を介して、前記第1のトランジスタのソース電極またはドレイン電極と電気的に接続され、 前記第2の電極は、前記絶縁層に設けられた第2の開口を介して、前記第3のトランジスタのソース電極またはドレイン電極と電気的に接続されることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 15/04 ( 200 6.01) ,  G06F 12/08 ( 201 6.01)
FI (2件)：
G11C 15/04 631 E ,  G06F 12/08 579
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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