特許
J-GLOBAL ID：201603020567097600

クロック再生回路、受光回路、光結合装置、並びに周波数シンセサイザ

発明者：
卯尾 豊明

卯尾 豊明 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 日向寺 雅彦
公報種別：特許公報
出願番号（国際出願番号）：特願2012-263207
公開番号（公開出願番号）：特開2014-110491
特許番号：特許第5959422号
出願日： 2012年11月30日
公開日（公表日）： 2014年06月12日
請求項（抜粋）：
【請求項1】 所定の周期を有し平均デューティ比が一定であるパルス幅変調信号が入力される信号入力端子と、 クロック端子、電源電圧が供給される入力端子、正相出力端子およびリセット端子を有するDフリップフロップ回路と、 前記信号入力端子に接続され、前記パルス幅変調信号に同期して生成されたリセット信号を第1の時間に前記リセット端子へ入力するリセット信号生成回路と、 前記信号入力端子に接続され、第1遅延時間前記パルス幅変調信号を遅延させて前記クロック端子へ出力する遅延回路と、 第1入力端子、基準電圧が供給される第2入力端子および出力端子を有し、前記所定の周期の信号を出力するコンパレータと、 前記第1入力端子と接地との間に設けられた第1キャパシタと、 制御端子を有する電流源、前記コンパレータの前記出力端子と前記制御端子との間に設けられたチャージポンプおよび一端が前記制御端子に接続され他端に前記電源電圧が供給された第2キャパシタを有し、前記コンパレータの前記信号に応じて前記チャージポンプの電荷量を変化させ前記コンパレータの前記信号のデューティ比を所定値に制御する帰還回路と、 前記コンパレータの前記第1入力端子を、前記Dフリップフロップ回路の前記正相出力端子および前記電流源のいずれかへ切り替える制御部と、 を備え、 前記Dフリップフロップ回路の出力が切り替わると、前記制御部は前記Dフリップフロップ回路の前記正相出力端子と前記第1入力端子とを接続し、 前記フリップフロップ回路の前記出力が切り替わってから第2遅延時間遅延したのち、前記制御部は前記第1キャパシタを充電または放電させ、 前記第1キャパシタの電位が変化し前記基準電圧と交差する時、前記コンパレータの前記信号が切り替わる、クロック再生回路。
IPC (3件)：
H04L 7/033 ( 200 6.01) ,  H04L 25/49 ( 200 6.01) ,  H03L 7/081 ( 200 6.01)
FI (4件)：
H04L 7/033 ,  H04L 25/49 R ,  H03L 7/081 120 ,  H04L 25/49 J
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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